JP3468140B2 - メモリモジュールシステム - Google Patents

メモリモジュールシステム

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JP3468140B2 JP37016798A JP37016798A JP3468140B2 JP 3468140 B2 JP3468140 B2 JP 3468140B2 JP 37016798 A JP37016798 A JP 37016798A JP 37016798 A JP37016798 A JP 37016798A JP 3468140 B2 JP3468140 B2 JP 3468140B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野及び従来の技術】本発明は、デ
ータストローブマスク機能を有するチップセットメモリ
コントローラと、複数個のメモリモジュールを備えるシ
ステムに関する。
【０００２】一般に、DDR方式はマスタクロック（maste
r clock）のライジングエッジ（rising edge）及びフォ
ーリングエッジ（falling edge）に合せてメモリ装置か
らデータをリードしたり、メモリ装置にデータをライト
する方式である。さらに、DDR方式ではメモリ装置の高
速動作マージンを確保するため、エコークロック（echo
clock）に基づくデータストローブ（data strobe）信
号を用いている。
【０００３】一般に、データストローブ信号はデータ出
力の際、一番目のデータ出力バッファの出力と同様にエ
コークロックを発生させ、チップセットメモリコントロ
ーラではデータストローブ信号に合せて出力されるデー
タをリードする。
【０００４】図１を参照し、従来の技術を説明する。
【０００５】図１で、番号１２乃至１８は複数個のメモ
リ素子を含むメモリモジュールを示す。番号１０は、チ
ップセットメモリコントローラを示す。複数個のメモリ
素子それぞれは通常デュアルインラインメモリ素子等で
ある。従って、メモリモジュールはデュアルインライン
メモリモジュールを示す。メモリ素子としてはSDRAMが
よく用いられ、好ましくはDDR SDRAMが用いられる。
【０００６】チップセットメモリコントローラはマスタ
クロック（CLK）を出力し、マスタクロックはそれぞれ
のデュアルインラインメモリモジュール（Dual In Line
Memory；１２、１４、１６、１８）に印加される。そ
れぞれのデュアルインラインメモリモジュールは、マス
タクロックに同期されデータ（DQ）を入出力する。図１
のデータ（DQ）は、デュアルインラインメモリモジュー
ルからリードされる場合を示す。
【０００７】図１のDSは、データストローブ（strobe）
信号を示す。
【０００８】若し、データストローブ信号が存在しない
場合に、前記チップセットメモリコントローラ（１０）
で一番近接したデュアルインラインメモリモジュール
（１２）から出力されたデータが、メモリコントローラ
に到達する時間と、一番遠く離れているデュアルインラ
インメモリモジュール（１８）から出力されたデータ
が、メモリコントローラに到達する時間は相違する。さ
らに、その時間差が大きい場合もある。メモリコントロ
ーラからメモリモジュールにデータを印加する場合も同
様である。
【０００９】反面、データストローブ信号を用いること
になれば、データが各デュアルインラインメモリモジュ
ールから出力されメモリコントローラに到達する時間
と、データストローブが到達する時間とが同一なのでメ
モリ高速動作が可能になる。
【００１０】しかし、データストローブ方式を用いる場
合、SDRAMの主要機能である出力データマスク（DQM；DQ
MASK）を用いることができない問題がある。
【００１１】即ち、リード（read）モードで出力データ
マスク（DQM）を動作させると、一般のSDRAMはデータス
トローブ信号を選択的に制御することができなくなる問
題点がある。ライトモードの場合も同様の問題点があ
る。
【００１２】図２ａ、２ｂを参照してより詳しく説明す
る。
【００１３】図２ａは、データストローブマスク機能が
ない場合を示し、各メモリモジュールは複数個のDDR SD
RAMを含む。各メモリモジュール（２０、２２）は同一
個数のDDR SDRAMを備え、データバス（DQ）とデータス
トローブ（DS）及び出力データマスク（DQM）信号等を
共有している。出力データは８バイトの場合を示す。
【００１４】図２ｂを参照して図２ａの動作を説明す
る。
【００１５】図２ｂでバースト長さ（Burst length）が
８の場合を仮定して説明する。
【００１６】参考に、CLKはマスククロックを示す。DQ_
M1は一番目のメモリモジュール（２０）から出力される
データを示し、DQ_M2は二番目のメモリモジュール（２
２）から出力されるデータを示す。DQMは出力データマ
スク信号を示す。QS_M1は一番目のメモリモジュール
（２０）でのデータストローブ信号を示し、QS_M2は二
番目のメモリモジュール（２２）でのデータストローブ
信号を示す。QS BUSは出力データストローブバスを示
す。
【００１７】マスタクロックの一乃至三番目の周期の間
一番目のモジュール（２０）からデータがアクセスさ
れ、クロックの４、５番目周期の間二番目のモジュール
（２２）のデータがアクセスされる。
【００１８】出力データマスク（DQM）信号により一番
目のモジュール（２０）からのデータがマスキングされ
る。ところが、図示するように、この場合には一番目の
メモリモジュール（２０）のデータストローブQS_M1が
継続動作状態を維持している間に、二番目のメモリモジ
ュール（２２）のデータストローブQS_M2がイネーブル
される。出力データストローブバス（QS BUS）は各メモ
リモジュール（２０、２２）が共有しているので、
“Ａ”部分でバス回線争奪（bus contention）が発生す
ることになる。
【００１９】即ち、従来の場合には出力データマスク
（DQM）を動作させるとデータストローブ信号を選択的
に制御することができなくなる問題点があった。
【００２０】
【発明が解決しようとする課題】従って、本発明は上述
した従来の問題点を解決するためなされたもので、DDRS
DRAMに別途のピンを設けてデータストローブ信号をマス
クさせ、DQM機能の逆互換性を図るようシステムを提供
することにその目的がある。
【００２１】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、チップセットメモリコントローラとそ
れから出力されたクロック信号に同期して動作する第１
乃至Ｎ個のメモリモジュールを備え、メモリモジュール
は、チップセットメモリコントローラからデータストロ
ーブマスク信号を受信するデータストローブマスク信号
ピンを備えることにより、リード動作時に、チップセッ
トメモリコントローラから出力されるデータマスク信号
は、各メモリモジュールから出力されるデータをマスキ
ングし、各メモリモジュールから出力されるデータスト
ローブ信号は、データを受信するメモリコントローラの
動作を制御し、チップセットメモリコントローラから出
力されるデータストローブマスク信号は、データストロ
ーブ信号をマスキングすることを特徴とする。
【００２２】
【００２３】
【００２４】
【発明の実施の形態】以下、本発明の実施例に対し、添
付の図面を参照してさらに詳しく説明する。
【００２５】図３は、データストローブマスク機能を有
する本発明のチップセットメモリコントローラのブロッ
ク図である。
【００２６】図３で、番号２６乃至３２は複数個のメモ
リ素子を含むメモリモジュールを示す。番号２４はチッ
プセットメモリコントローラを示す。複数個のメモリ素
子それぞれは通常デュアルインラインメモリ素子等であ
る。メモリ素子としてはSDRAMがよく用いられ、好まし
くはDDR SDRAMが用いられる。
【００２７】本発明において、チップセットメモリコン
トローラ（２４）はマスタクロック（CLK）をそれぞれ
のデュアルインラインメモリモジュール（２６、２８、
３０、３２）に印加する。各デュアルインラインメモリ
モジュール（２６、２８、３０、３２）はマスタクロッ
クに同期され出力データ（DQ）を出力する。従来の場合
と異なり、本発明のDDR SDRAMはデータストローブをマ
スクさせるためのデータストローブマスク（DSM）ピン
がさらに設けられる。
【００２８】図４は、データストローブマスク信号がな
い場合を示し、図５はデータストローブマスク信号が追
加された場合を示す。
【００２９】図４において、クロック０でリード命令が
入力された場合、カスレイタンシ（cas latency）が３
であると仮定すれば、クロック２でデータストローブ
（DS）がハイインピーダンス状態からローインピーダン
ス状態に遷移される。その次に、クロック３から初デー
タが出力され出し、それ以後のデータはマスタクロック
のライジングエッジ及びフォーリングエッジで順次出力
される。
【００３０】出力されるデータのバースト長さが４の場
合に、出力されるデータ中で２番目及び３番目のデータ
の出力をマスキングする場合を説明する。出力データマ
スクレイタンシ（DQM latency）が１.５の場合、クロッ
ク２で入力されたハイレベルの出力データマスク（DQ
M）信号により二番目、及び三番目に出力されるデータ
（DQ）がマスキングされる。
【００３１】ところが、クロック３.５のフォーリング
エッジ及びクロック４のライジングエッジでも、メモリ
コントローラ（２４）はデータストローブ（DS）信号に
応答してデータをストローブする。このため、メモリコ
ントローラは出力データ（DQ）がマスキングされた時間
を知っていなければならない。ところが、図３の場合、
メモリコントローラはデータのマスキング時間を知るこ
とができず、出力データマスク（DQM）信号はデータス
トローブ（DS）を制御することができない。従って、本
発明では前記DDR SDRAMにデータストローブをマスクさ
せるデータストローブマスク（DSM）ピンをさらに設け
た。
【００３２】図５は、データストローブマスク信号を備
えた場合の信号波形図である。
【００３３】図示されたように、出力データマスク（DQ
M）は出力データ（DQ）に対するマスキングだけを制御
し、データストローブマスク（DSM）はデータストロー
ブ（DS）だけを制御することになる。例えば、図５で三
番目と四番目のデータはデータストローブマスク（DQ
M）信号によりマスキングされる。さらに、データスト
ローブ（DS）信号はデータストローブマスク（DSM）信
号により制御されバースト停止（burst stop）する。
【００３４】図６ａと図６ｂを参照して本発明をより詳
しく記述する。
【００３５】図６ａで、各メモリモジュール（３４、３
６）は複数個のDDR SDRAMを備える。図２ａでのよう
に、メモリモジュール（３４、３６）はデータバス（D
Q）とデータストローブ（DS）、及び出力データマスク
（DQM）信号等を共有している。図２ａと異なる点は、
出力ストローブマスク（QSM）ピンがさらに設けられて
いるということである。各メモリモジュール内の隣接し
たDDR SDRAMの出力ストローブマスク信号は相互連結さ
れる。さらに、隣接したメモリモジュールのデータスト
ローブマスク信号は共有される。
【００３６】図６ｂは、図６ａと係る本発明の信号波形
図である。
【００３７】図６ｂは、バースト長さが８の場合を説明
する。
【００３８】参考に、CLKはマスククロックを示す。DQ_
M1は一番目のメモリモジュール（３４）から出力される
データを示し、DQ_M2は二番目のメモリモジュール（３
６）から出力されるデータを示す。DQMは出力データマ
スク信号を示し、QSM_Bはデータストローブマスク信号
を示し、次第にＢはデータストローブマスク信号がロー
の場合アクティブ状態であることを示す。QS_M1は一番
目のメモリモジュール（３４）でのデータストローブ信
号を示し、QS_M2は二番目のメモリモジュール（３６）
でのデータストローブ信号を示す。QS BUSは、出力デー
タストローブバスを示す。
【００３９】図示されたように、クロック０、１、２で
一番目のメモリモジュール（３４）のデータをアクセス
し、クロック３、４で二番目のモジュール（３６）のデ
ータをアクセスする。出力データマスク（DQM）により
一番目のモジュール（３４）のデータリード動作がマス
クされる。データストローブQS_M1信号とデータストロ
ーブ信号QS_M2は、データストローブマスクQSM_B信号に
より制御される。
【００４０】チップセットメモリコントローラは、デー
タストローブ信号（QS_M1、QS_M2）に応答しデータを受
信する。図示したように、本発明では出力データストロ
ーブマスク（QSM_B）が各モジュール（３４、３６）の
データストローブ（QS_M1、QS_M2）信号を個別的に制御
するのでバス回線争奪が発生されない。
【００４１】前述の本発明は、メモリモジュールからデ
ータをリードする場合を説明したが、メモリモジュール
にデータをライトする場合も同様である。データをメモ
リモジュールにライトする場合には、データストローブ
信号はメモリコントローラから出力される。
【００４２】
【発明の効果】以上説明したような本発明によれば、出
力ストローブマスクピンをさらに設けることによりデー
タストローブ方式を選んだDDR SDRAMでクロックのライ
ジング、及びフォーリングエッジから出力されるデータ
のマスク機能を現わすことができる。
【００４３】さらに、データ等のバス衝突を防止してデ
ータリードの際にギャップのない動作（gapless operat
ion）が可能である。
【００４４】一方、本発明は上述した実施例だけに限定
されるものでなく、本発明の要旨を外れない範囲内で修
正及び変形して実施することができるものである。この
ような修正及び変形等による技術的思想は特許請求範囲
に属すると見なすべきである。
【図面の簡単な説明】
【図１】一般的なメモリコントローラとメモリモジュー
ルを含むシステムのブロック図。
【図２ａ】データストローブマスク機能が存在しないシ
ステムの問題点を説明するための図。
【図２ｂ】データストローブマスク機能が存在しないシ
ステムの問題点を説明するための図。
【図３】データストローブマスク機能が存在しないシス
テムを示す本発明のブロック図。
【図４】出力データマスク信号の機能を説明するための
波形図。
【図５】データストローブマスク信号の機能を説明する
ための波形図。
【図６ａ】本発明の実施例によるチップセットの構成及
びそれに伴う動作を説明するため採用された信号波形
図。
【図６ｂ】本発明の実施例によるチップセットの構成及
びそれに伴う動作を説明するため採用された信号波形
図。
フロントページの続き (56)参考文献 特開 平10−241362（ＪＰ，Ａ) Ｐｅｔｅｒ Ｇｉｌｌｉｎｇｈａｍ, ＳＬＤＲＡＭ Ａｒｃｈｉｔｅｃｔｕｒ ａｌ ａｎｄ Ｆｕｎｃｔｉｏｎａｌ Ｏｖｅｒｖｉｅｗ，米国，ＳＬＤＲＡＭ Ｃｏｎｓｏｒｔｉｕｍ，1997年 ８月 29日，ｐ．１−14 Ａｄｒｉａｎ Ｂ．Ｃｏｓｏｒｏａｂ ａ，Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＹＮＣＨＲＯＮＯＵＳ ＤＲＡＭｓ ｉｎ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎ ｃｅ Ａｐｐｌｉｃａｔｉｏｎｓ，Ｗｅ ｓｃｏｎ／97 Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ，米国，ＩＥＥ Ｅ，1997年11月，ｐ．387−391 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G11C 11/407

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 チップセットメモリコントローラとそれ
    から出力されたクロック信号に同期して動作する第１乃
    至Ｎ個のメモリモジュールを備え、 前記メモリモジュールは、前記チップセットメモリコン
    トローラからデータストローブマスク信号を受信するデ
    ータストローブマスク信号ピンを備えることにより、 リード動作時に、前記チップセットメモリコントローラ
    から出力されるデータマスク信号は、前記各メモリモジ
    ュールから出力されるデータをマスキングし、前記各メ
    モリモジュールから出力されるデータストローブ信号
    は、前記データを受信する前記メモリコントローラの動
    作を制御し、前記チップセットメモリコントローラから
    出力される前記データストローブマスク信号は、前記デ
    ータストローブ信号をマスキングすることを特徴とする
    システム。
  2. 【請求項２】 前記各メモリモジュールは、複数個のＳ
    ＤＲＡＭを備えることを特徴とする請求項１記載のシス
    テム。
  3. 【請求項３】 前記ＳＤＲＡＭは、データストローブマ
    スク信号用ピンをさらに備えることを特徴とする請求項
    ２記載のシステム。
  4. 【請求項４】 前記各メモリモジュールは、複数個のＤ
    ＤＲＳＤＲＡＭを備えることを特徴とする請求項１記載
    のシステム。
  5. 【請求項５】 前記ＤＤＲＳＤＲＡＭは、データストロ
    ーブマスク信号用ピンをさらに備えることを特徴とする
    請求項４記載のシステム。
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