KR19990057386A - 칩-세트 - Google Patents
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Abstract
본 발명은 DDR SDRAM에 별도의 핀을 설치하여 데이터 스트로브를 마스크시켜 DQM기능의 역호환성을 도모하도록 된 칩-세트에 관한 것으로, 다수개의 DDR SDRAM을 갖춘 복수의 모듈을 구비하고서 상기 다수개의 DDR SDRAM이 출력데이터 마스크 신호를 공유하는 칩-세트에서, 상기 출력데이터 마스크 신호가 액티브되는 동안 쓰기시에는 데이터를 마스크하고, 읽기 데이터 스트로브 신호를 버스트 정지시키는 핀을 추가로 구비함으로써, 데이터 스트로브 방식을 채택한 DDR SDRAM에서 클럭의 라이징 및 폴링 엣지에서 출력되는 데이터의 마스크 기능을 구현할 수 있고, 또한 데이터들의 버스충돌 방지하여 갭(gap)이 없는 작동이 가능하다.
Description
본 발명은 칩-세트에 관한 것으로, 보다 상세하게는 디램(DRAM), 에스램(SRAM), 플레시(flash) 메모리 등에서 DDR(Double Data Rate)을 채용하고 데이터 스트로브를 읽기 또는 쓰기의 스트로브기준으로 사용하도록 된 칩-세트에 관한 것이다.
DDR SDRAM은 마스터 클럭(master clock)의 라이징 엣지(rising edge) 및 폴링 엣지(falling edge)에 맞추어 출력데이터를 출력하게 된다.
그리고, 고속동작의 마진을 확보하기 위해 에코 클럭(echo clock)을 토대로 하는 데이터 스트로브(data strobe) 채용을 기본으로 하고 있다.
데이터 스트로브는 데이터 출력시 첫번째 데이터 출력버퍼의 출력과 동일하게 에코 클럭을 발생시키고 메모리 콘트롤러에서는 이 데이터 스트로브에 맞추어 데이터를 읽어들이게 된다.
도 1을 참조하여 설명하면, 칩-세트 메모리 콘트롤러(10)가 마스터 클럭(CLK)을 각각의 듀얼 인 라인 메모리 모듈(Dual In Line Memory;12, 14, 16, 18)로 보내고 각각의 듀얼 인 라인 메모리 모듈(12, 14, 16, 18)은 이 마스터 클럭(CLK)에 동기시켜 출력데이터(DQ)를 출력하게 된다.
여기에서, 데이터 스트로브(data strobe; DS)가 존재하지 않을 경우에는 상기 칩-세트 메모리 콘트롤러(10)에서 가장 가까운 듀얼 인 라인 메모리 모듈(12)이 마스터 클럭(CLK)에 의해 출력데이터(DQ)를 출력시켜 콘트롤러(10)가 이를 인지하는 시간과 가장 먼 듀얼 인 라인 메모리 모듈(18)의 경우를 비교하면 그 차이가 매우 크게 되므로, 결과적으로 메모리 동작 주파수의 상향성을 좌우하게 된다.
이런 점에 있어 데이터 스트로브를 사용하게 되면 데이터가 각 듀얼 인 라인 메모리 모듈에서 출력되어 콘트롤러에 도달하는 시간이 데이터 스트로브가 전달되는 시간과 동일하기 때문에 메모리의 고속동작이 가능해진다.
그러나, 데이터 스트로브방식을 사용할 경우 SDRAM의 주요기능인 출력데이터 마스크(DQM ; DQ MASK)를 사용할 수 없는 문제가 있다. 즉, 읽기(read)시 DQM을 동작시키면 일반적인 SDRAM은 데이터 스트로브 신호를 선택적으로 제어할 수 없게 된다.
도 2a는 일반적인 DDR SDRAM을 모듈별로 다수개 갖추고 데이터 스트로브 마스크 기능이 존재하지 않는 DDR SDRAM 시스템을 개략적을 나타낸 도면으로서, 모듈(20, 22)은 상호 동일개수의 DDR ADRAM을 구비하고 데이터 버스와 데이터 스트로브(DS) 및 DQM신호들을 공유하고 있다.
동 도면은 64비트(8바이트) 메모리를 예로 들고 있는데, 도 2b를 참조하여 설명하면 버스트 길이(Burst length) = 8로 하여 클럭 0,1,2에서 첫번째 모듈(20)의 데이터를 액세스하고, 클럭 3,4에서 두번째 모듈(22)의 데이터를 연속적으로 액세스할 때, DQM으로 첫번째 모듈(20)의 데이터 읽기를 마치고 연속적으로 두번째 모듈(22)에서 데이터를 읽어낼 경우, 출력 스트로브 버스(QS BUS)는 각 모듈(20, 22)이 공유하고 있으므로 "가"부분에서 버스 회선쟁탈(bus contention)이 발생하게 된다.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, DDR SDRAM에 별도의 핀을 설치하여 데이터 스트로브를 마스크시켜 DQM기능의 역호환성을 도모하도록 된 칩-세트를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 다수개의 DDR SDRAM을 갖춘 복수의 모듈을 구비하고서 상기 다수개의 DDR SDRAM이 출력데이터 마스크 신호를 공유하는 칩-세트에 있어서,
상기 출력데이터 마스크 신호가 액티브되는 동안 쓰기시에는 데이터를 마스크하고, 읽기 데이터 스트로브 신호를 버스트 정지시키는 핀을 추가로 구비한 칩-세트가 제공된다.
도 1은 종래의 DDR SDRAM에서의 문제점을 설명하기 위해 채용된 도면,
도 2a 및 도 2b는 도 1에 도시된 DDR SDRAM을 모듈별로 다수개 갖추고 데이터 스트로브 마스크 기능이 존재하지 않는 DDR SDRAM 시스템의 문제점을 설명하기 위해 채용된 도면,
도 3은 본 발명에 채용되는 DDR SDRAM의 구성을 개략적으로 나타낸 도면,
도 4는 도 3에 도시된 출력데이터 마스크 신호에 대한 설명을 위해 채용된 신호 파형도,
도 5는 도 3에 도시된 데이터 스트로브 마스크 신호에 대한 설명을 위해 채용된 신호 파형도,
도 6a 및 도 6b는 본 발명의 실시예에 따른 칩-세트의 구성 및 그에 따른 동작을 설명하기 위해 채용된 신호파형도이다.
< 도면의 주요부분에 대한 부호의 설명>
10, 24 : 칩-세트 메모리 콘트롤러
12, 14, 16, 18, 26, 28, 30, 32 : 듀얼 인 라인 메모리 모듈(DIMM)
20, 22, 34, 36 : 모듈
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 3은 본 발명에 채용되는 DDR SDRAM의 구성을 개략적으로 나타낸 도면으로서, 단일의 칩-세트 메모리 콘트롤러(24)가 마스터 클럭(CLK)을 각각의 듀얼 인 라인 메모리 모듈(26, 28, 30, 32)로 보내고, 각각의 듀얼 인 라인 메모리 모듈(26, 28, 30, 32)은 이 마스터 클럭(CLK)에 동기시켜 출력데이터(DQ)를 출력하게 되는데, 상기 DDR SDRAM 구성에는 데이터 스트로브를 마스크시키는 데이터 스트로브 마스크(DSM) 핀이 추가로 설치된다.
이와 같이 구성된 DDR SDRAM의 동작에 대해 설명하면, 도 4에 도시된 바와 같이 클럭 0에서 읽기 명령이 입력되면 카스 레이턴시(cas latency) = 3이라고 설정하였을 경우 클럭 2에서 데이터 스트로브(DS)가 하이 임피던스상태에서 로우 임피턴스상태로 천이되고, 한 클럭의 전치증폭시간 이후에 클럭 3에서부터 첫 데이터가 출력되기 시작하며, 그 이후의 데이터는 클럭의 라이징(rising) 및 폴링 엣지(falling edge)에서 순차적으로 출력된다.
버스트 길이(Burst length) =4에서 두번째 및 세번째 출력을 마스킹할 경우에는 출력데이터 마스크 레이턴시(DQM latency) =1.5인 경우 클럭 2에서 입력된 하이레벨의 출력데이터 마스크(DQM) 신호에 의해 출력데이터(DQ)가 마스킹된다.
그런데, 클럭 3.5 및 4에서의 경우에 있어서도 콘트롤러(24)는 데이터를 스트로브하기 때문에 출력데이터(DQ)의 출력이 마스킹된 기준시간을 알고 있어야 하고, 그로 인해 출력데이터 마스크(DQM)신호는 데이터 스트로브(DS)를 제어할 수 없다.
그에 따라, 본 발명에서는 상기 DDR SDRAM에 데이터 스트로브를 마스크시키는 데이터 스트로브 마스크(DSM) 핀을 추가로 설치시켰기 때문에, 도 5에 도시된 바와 같이 출력데이터 마스크(DQM)는 출력데이터(DQ)에 대한 마스킹만을 제어하고, 데이터 스트로브 마스크(DSM)는 데이터 스트로브(DS)만을 제어하게 된다.
따라서, 그 데이터 스트로브 마스크(DSM)에 의해 읽기(read)의 경우 데이터 스트로브(DS)가 버스트 정지(burst stop)되므로, 출력데이터 마스크(DQM) 및 후술할 데이터 버스가 효율적으로 사용된다.
도 6a는 본 발명의 실시예에 따른 칩-세트의 구성을 나타낸 도면으로서, 다수개의 DDR SDRAM을 상호 동일 개수로 구비한 모듈(34, 36)은 도 2a에 서 설명한 바와 같이 데이터 버스와 데이터 스트로브(DS) 및 출력데이터 마스크(DQM)신호들을 공유하고 있는데, 차이점이라면 출력 스트로브 마스크(QSM) 핀이 추가로 설치되되 각 모듈별로 두개의 DDR SDRAM이 한 조가 되어 그 출력 스트로브 마스크(QSM) 핀을 함께 이용하도록 구성된 점이 차이난다.
이와 같이 구성된 본 발명의 칩-세트에 따르면, 도 6b에 도시된 바와 같이 버스트 길이(Burst length) = 8로 하여 클럭 0,1,2에서 첫번째 모듈(34)의 데이터를 액세스하고, 클럭 3,4에서 두번째 모듈(36)의 데이터를 연속적으로 액세스할 때, 출력데이터 마스크(DQM)로 첫번째 모듈(34)의 데이터 읽기를 마치고(QS_M1의 파형 참조) 연속적으로 두번째 모듈(36)에서 데이터를 읽어낼(QS_M2의 파형 참조) 경우, 출력 스트로브 마스크(QSM)가 각 모듈(34, 36)에 갖추어진 출력 스트로브 버스(QS BUS)를 개별적으로 제어하므로 버스 회선쟁탈(bus contention)이 발생되지 않는다.
이상 설명한 바와 같은 본 발명에 의하면, 출력 스트로브 마스크 핀을 추가로 설치시킴으로써 데이터 스트로브 방식을 채택한 DDR SDRAM에서 클럭의 라이징 및 폴링 엣지에서 출력되는 데이터의 마스크 기능을 구현할 수 있고, 또한 데이터들의 버스충돌을 방지하여 갭(gap)이 없는 작동이 가능하다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있는 것이다. 이러한 수정 및 변형 등에 의한 기술적 사상은 다음의 특허청구범위에 속한다고 보아야 한다.
Claims (1)
- 다수개의 DDR SDRAM을 갖춘 복수의 모듈을 구비하고서 상기 다수개의 DDR SDRAM이 출력데이터 마스크 신호를 공유하는 칩-세트에 있어서,상기 출력데이터 마스크 신호가 액티브되는 동안 쓰기시에는 데이터를 마스크하고, 읽기 데이터 스트로브 신호를 버스트 정지시키는 핀을 추가로 구비한 것을 특징으로 하는 칩-세트.
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