JP4221423B2 - コマンド制御回路 - Google Patents

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Description

本発明はコマンド制御回路に関し、特に、バーストチョップ機能を有する半導体記憶装置のコマンド制御回路に関する。
近年のＤＲＡＭ（Dynamic Random Access Memory）は、クロックに同期して動作するシンクロナス型が主流である。シンクロナス型のＤＲＡＭに使用されるクロックは年々高速化しているが、ＤＲＡＭコアは、プリチャージ動作やセンス動作などが必要であるため、クロック周波数に比例して高速化することは不可能である。このため、シンクロナス型のＤＲＡＭでは、ＤＲＡＭコアと入出力ピンとの間に「プリフェッチ回路」を設け、プリフェッチ回路でパラレル−シリアル変換を行うことによって、見かけ上の高速動作を実現している（特許文献１〜５参照）。
例えば、ＤＤＲ２型のシンクロナスＤＲＡＭでは、プリフェッチ回路にて４ビットのプリフェッチを行い、ＤＤＲ３型のシンクロナスＤＲＡＭでは、プリフェッチ回路にて８ビットのプリフェッチを行うことにより、外部に対して高いデータ転送レートを実現している。
より具体的に説明すると、ＤＤＲ３型のシンクロナスＤＲＡＭでは、リード時においてＤＲＡＭコアから８ビットのデータを一度に読み出し、これら８ビットのデータをプリフェッチ回路にて一時的に保持した後、外部へバースト出力する。逆にライト時には、外部からバースト入力された８ビットのデータをプリフェッチ回路にて一時的に保持した後、これら８ビットのデータをＤＲＡＭコアに一度に書き込む。このような動作を行うため、シンクロナスＤＲＡＭでは、プリフェッチ数は基本的に最小バースト長として定義される。
特開２００４−１６４７６９号公報 特開２００４−３１０９８９号公報 特開２００４−１３３９６１号公報 特開２００３−２７２３８２号公報 特開２００４−３１０９１８号公報
しかしながら、より高速なデータ転送レートを実現するためには、必然的にプリフェッチ数を増やす必要があることから、プリフェッチ数を最小バースト長として定義すると、従来のシンクロナスＤＲＡＭとの互換性が確保できなくなってしまう。ＤＤＲ３型のシンクロナスＤＲＡＭの例で言えば、最小バースト長を８に設定すると、ＤＤＲ２型のシンクロナスＤＲＡＭにて可能であったバースト長＝４の動作を行うことができなくなり、互換性が失われてしまう。
このような問題を解決する方法として、「バーストチョップ機能」が提案されている。バーストチョップ機能とは、リードコマンド発行時やライトコマンド発行時において、バースト動作が途中で停止するよう、あらかじめ指定する機能である。したがって、ＤＤＲ３型のシンクロナスＤＲＡＭにバーストチョップ機能を搭載した例を想定すると、リードコマンド発行時やライトコマンド発行時における指定によって、バースト長＝８をバースト長＝４として利用することができる。これにより、プリフェッチ数が増大しても、過去の製品（ＤＤＲ２型）に対する互換性を確保することが可能となる。
しかしながら、バーストチョップ機能を半導体記憶装置に搭載すると、コマンド制御回路の構成が非常に複雑になるという問題が生じる。つまり、コマンド制御回路には、リードコマンドのアディティブレイテンシをカウントするリード用ＡＬカウンタ、リードコマンドのＣＡＳレイテンシをカウントするＣＬカウンタ、ライトコマンドのアディティブレイテンシをカウントするライト用ＡＬカウンタと、ライトコマンドのＣＡＳライトレイテンシをカウントするＣＷＬカウンタなどが設けられている。これにバーストチョップ機能を追加すると、これらのカウンタが全てもう１セット必要となり、回路規模が約２倍となってしまう。
本発明は、このような問題を解決すべくなされたものであって、バーストチョップ機能を有する半導体記憶装置のコマンド制御回路を小型化することを目的とする。
本発明によるコマンド制御回路は、リード時においてリードクロックを生成するリードクロック生成回路と、ライト時においてライトクロックを生成するライトクロック生成回路と、バーストチョップコマンドのアディティブレイテンシをカウントするバーストチョップ用ＡＬカウンタとを備え、バーストチョップ用ＡＬカウンタは、リードクロック及びライトクロックの両方に同期してバーストチョップコマンドをカウントすることを特徴とする。
バーストチョップコマンドの発行方法としては特に限定されないが、所定のアドレス端子を介して供給される信号を含んでいることが好ましい。
本発明によれば、バーストチョップ用ＡＬカウンタがリードクロック及びライトクロックの両方に同期して動作することから、リード時においてバーストチョップコマンドをカウントするＡＬカウンタと、ライト時においてバーストチョップコマンドをカウントするＡＬカウンタとを別個に設ける必要がなくなる。これにより、コマンド制御回路の回路規模増大を抑制することが可能となる。
また、バーストチョップ用ＡＬカウンタがリードとライトで共用されていることから、バーストチョップ用ＡＬカウンタの前段にてバーストチョップコマンドをリード用とライト用に分離する必要がなくなる。このため、コマンドラッチ回路におけるラッチマージンを十分に確保することも可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態によるコマンド制御回路１００の回路図である。本実施形態によるコマンド制御回路１００は、プリフェッチ数が８ビットである半導体記憶装置に組み込むことが可能である。
図１に示すように、本実施形態によるコマンド制御回路１００は、コマンドデコーダ１０１〜１０３と、コマンドラッチ回路１１１〜１１３と、ＡＬカウンタ１２１〜１２３と、ＣＬカウンタ１３１，１３２と、ＣＷＬカウンタ１４１，１４２とを備えている。
コマンドデコーダ１０１〜１０３は、それぞれリードコマンド、ライトコマンド及びバーストチョップコマンドをデコードする回路である。コマンドデコーダ１０１〜１０３はいずれも４入力のＡＮＤ回路によって構成されており、これら４つの信号が全てハイレベルになると、対応するコマンドを活性化させる。
具体的に説明すると、コマンドデコーダ１０１は、ＲＡＳ（ロウアドレスストローブ）の反転信号／ＲＡＳ、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）の反転信号／ＷＥ、ＣＳ（チップセレクト）が全てハイレベルになると、リードコマンドＲＤを活性化させる。また、コマンドデコーダ１０２は、／ＲＡＳ、ＣＡＳ、ＷＥ、ＣＳが全てハイレベルになると、ライトコマンドＷＲを活性化させる。
一方、コマンドデコーダ１０３は、１２番目のアドレスピンの信号Ａ１２とＣＳがハイレベルになると、バーストチョップコマンドＢＣを活性化させる。コマンドデコーダ１０３に入力される実質的な信号は上記の２つのみであるが、他のコマンドデコーダ１０１，１０２との回路構成を一致させるため、残りの２つの入力端には電源電位ＶＤＤが固定的に入力されている。
コマンドラッチ回路１１１〜１１３は、内部クロックＩＣＬＫに同期してそれぞれリードコマンドＲＤ、ライトコマンドＷＲ及びバーストチョップコマンドＢＣをラッチする回路である。内部クロックＩＣＬＫは、内部クロック生成回路１６０によって生成される。図１に示すように、内部クロック生成回路１６０は、内部クロックＰＣＬＫ及び電源電位ＶＤＤが供給される２入力のＡＮＤ回路によって構成される。したがって、内部クロックＩＣＬＫと内部クロックＰＣＬＫの波形は実質的に一致するが、後述するリードクロックやライトクロックとのタイミングを一致させるために、内部クロック生成回路１６０を経由させている。
コマンドラッチ回路１１１〜１１３は、互いに同じ回路構成を有している。具体的には、ラッチ回路１１１−１〜１１３−１、ＡＮＤ回路１１１−２〜１１３−２及びラッチ回路１１１−３〜１１３−３によって構成されている。
ラッチ回路１１１−１〜１１３−１は、内部クロックＩＣＬＫの立ち上がりエッジに同期して対応するコマンドをラッチし、内部クロックＩＣＬＫの立ち下がりエッジに同期して取り込んだコマンドを出力する回路である。これにより、ラッチ回路１１１−１〜１１３−１によって１クロック分のカウントが行われる。ラッチ回路１１１−１〜１１３−１の出力は、ＡＮＤ回路１１１−２〜１１３−２の一方の入力端に供給される。ＡＮＤ回路１１１−２〜１１３−２の他方の入力端には内部クロックＩＣＬＫが供給されている。ＡＮＤ回路１１１−２〜１１３−２の出力は、ラッチ回路１１１−３〜１１３−３に供給される。ラッチ回路１１１−３〜１１３−３は、内部クロックＩＣＬＫの立ち下がりエッジに同期して対応するコマンドをラッチし、これを出力する回路である。これにより、ラッチ回路１１１−３〜１１３−３によって０．５クロック分のカウントが行われる。
ＡＬカウンタ１２１〜１２３は、それぞれリードコマンドＲＤ、ライトコマンドＷＲ及びバーストチョップコマンドＢＣのアディティブレイテンシをカウントする回路である。つまり、ＡＬカウンタ１２１はリード用ＡＬカウンタとして機能し、ＡＬカウンタ１２２はライト用ＡＬカウンタとして機能し、ＡＬカウンタ１２３はバーストチョップコマンド用ＡＬカウンタとして機能する。
リード用ＡＬカウンタであるＡＬカウンタ１２１は、リードクロックＩＣＬＫ−Ｒに同期してリードコマンドＲＤをカウントする。リードクロックＩＣＬＫ−Ｒは、リードクロック生成回路１６１によって生成される。図１に示すように、リードクロック生成回路１６１は、内部クロックＰＣＬＫ及びリード用イネーブル信号ＥＮＲが供給される２入力のＡＮＤ回路によって構成される。これにより、リードクロックＩＣＬＫ−Ｒはリード時にのみクロッキングを行うことになる。
また、ライト用ＡＬカウンタであるＡＬカウンタ１２２は、ライトクロックＩＣＬＫ−Ｗに同期してライトコマンドＷＲをカウントする。ライトクロックＩＣＬＫ−Ｗは、ライトクロック生成回路１６２によって生成される。図１に示すように、ライトクロック生成回路１６２は、内部クロックＰＣＬＫ及びライト用イネーブル信号ＥＮＷが供給される２入力のＡＮＤ回路によって構成される。これにより、ライトクロックＩＣＬＫ−Ｗはライト時にのみクロッキングを行うことになる。
さらに、バーストチョップ用ＡＬカウンタであるＡＬカウンタ１２３は、リードライトクロックＩＣＬＫ−ＲＷに同期してバーストチョップコマンドＢＣをカウントする。リードライトクロックＩＣＬＫ−ＲＷは、リードライトクロック生成回路１６３によって生成される。図１に示すように、リードライトクロック生成回路１６３は、内部クロックＰＣＬＫ及びＯＲ回路１６９の出力が供給される２入力のＡＮＤ回路によって構成される。ここで、ＯＲ回路１６９の入力端には、リード用イネーブル信号ＥＮＲ及びライト用イネーブル信号ＥＮＷが供給されている。これにより、リードライトクロックＩＣＬＫ−ＲＷはリード時及びライト時においてクロッキングを行うことになる。
ＣＬカウンタ１３１，１３２は、それぞれリードコマンドＲＤ及びリード時におけるバーストチョップコマンドＢＣのＣＡＳレイテンシをカウントする回路である。いずれのＣＬカウンタ１３１，１３２もリードクロックＩＣＬＫ−Ｒに同期した動作を行い、それぞれリードコマンドＲＤ及びバーストチョップコマンドＢＣのカウントを行う。
ＣＬカウンタ１３１，１３２の後段には、リードクロックＩＣＬＫ−Ｒに同期してバーストチョップのタイミングを制御する調整カウンタ１５３，１５１がそれぞれ付加されている。本実施形態において、調整カウンタ１５３，１５１は従属接続された２個のラッチ回路によって構成され、いずれもリードクロックＩＣＬＫ−Ｒに同期した動作を行う。ＤＤＲ型のシンクロナスＤＲＡＭでは、クロックの立ち上がりエッジ及び立ち下がりエッジの両方に同期してデータの入出力を行うため、２個のラッチ回路からなる調整カウンタ１５３，１５１は、ＣＬカウンタ１３１，１３２の出力を４データ分遅延させる役割を果たす。
図１に示すように、ＣＬカウンタ１３１の出力はリード用バースト制御信号ＢＲＤ−１として用いられる。一方、調整カウンタ１５３を経由したＣＬカウンタ１３１の出力と、調整カウンタ１５１を経由したＣＬカウンタ１３２の出力は、ＡＮＤ回路１８１に供給される。ＡＮＤ回路１８１の出力は、リード用バースト制御信号ＢＲＤ−２として用いられる。
ＣＷＬカウンタ１４１，１４２は、それぞれライトコマンドＷＲ及びライト時におけるバーストチョップコマンドＢＣのＣＡＳライトレイテンシをカウントする回路である。いずれのＣＷＬカウンタ１４１，１４２もライトクロックＩＣＬＫ−Ｗに同期した動作を行い、それぞれライトコマンドＲＤ及びバーストチョップコマンドＢＣのカウントを行う。
ＣＷＬカウンタ１４１，１４２の後段には、ライトクロックＩＣＬＫ−Ｗに同期してバーストチョップのタイミングを制御する調整カウンタ１５４，１５２がそれぞれ付加されている。調整カウンタ１５４，１５２は、上述した調整カウンタ１５３，１５１と同じ回路構成を有している。これにより、調整カウンタ１５４，１５２は、ＣＷＬカウンタ１４１，１４２の出力を４データ分遅延させる役割を果たす。
ＣＷＬカウンタ１４１の出力はライト用バースト制御信号ＢＷＲ−１として用いられる。一方、調整カウンタ１５４を経由したＣＷＬカウンタ１４１の出力と、調整カウンタ１５２を経由したＣＷＬカウンタ１４２の出力は、ＡＮＤ回路１８２に供給される。ＡＮＤ回路１８２の出力は、ライト用バースト制御信号ＢＷＲ−２として用いられる。
以上が、本実施形態によるコマンド制御回路１００の回路構成である。
このような構成を有するコマンド制御回路１００は、図２に示す半導体記憶装置のメインコントローラ部１７１の一部を構成する回路として組み込まれる。
図２に示す半導体記憶装置はＤＲＡＭであり、メモリセルアレイ１７０と、アドレスＡＤＤ、コマンドＣＭＤ及び外部クロックＣＫなどを受けて装置全体の動作を制御するメインコントローラ部１７１と、メインコントローラ部１７１による制御のもと、メモリセルアレイ１７０に対するアクセスを行うアドレス制御部１７２と、メモリセルアレイ１７０に対するデータの入出力を行うデータ制御部１７３と、データ制御部１７３とデータ入出力ピンＤＱとの間に設けられたプリフェッチ回路１７４とを備えている。
図２に示すように、コマンド制御回路１００の出力であるバースト制御信号ＢＲＤ−１，ＢＲＤ−２，ＢＷＲ−１，ＢＷＲ−２は、少なくともプリフェッチ回路１７４に供給され、これによりバースト動作が制御される。
図３〜図６は、本実施形態によるコマンド制御回路１００の動作を示すタイミング図である。
図３は、通常のリード動作を示すタイミング図である。ここで、通常のリード動作とは、バーストチョップ動作を行うことなくバーストリードを行う場合を指す。
図３に示すように、通常のリード動作を行う場合、外部クロックＣＫに同期してＡＣＴコマンド及びリードコマンドＲＥＡＤをこの順に供給し、リードコマンドＲＥＡＤ供給時における１２番目のアドレスピンＡ１２のレベルをハイレベルに設定する。ＡＣＴコマンドの入力時にはアドレスピンにロウアドレスが供給され、リードコマンドＲＥＡＤの入力時にはアドレスピンにカラムアドレスが供給されるが、リードコマンドＲＥＡＤ供給時における１２番目のアドレスピンＡ１２は、カラムアドレスの入力には使用しないピンである。
このようなコマンド入力により、コマンドデコーダ１０１，１０３の出力がハイレベルとなることから、リードコマンドＲＤとバーストチョップコマンドＢＣの両方が活性化される。また、リード動作時においては、リード用イネーブル信号ＥＮＲが活性化することから、リードクロックＩＣＬＫ−Ｒがクロッキングを行うことになる。
このため、リードコマンドＲＤとバーストチョップコマンドＢＣは、それぞれＡＬカウンタ１２１，１２３によってアディティブレイテンシがカウントされ、さらに、それぞれＣＬカウンタ１３１，１３２によってＣＡＳレイテンシがカウントされる。これにより、ＣＬカウンタ１３１によるカウントが終了すると、リード用バースト制御信号ＢＲＤ−１が活性化される。
これに対し、ＣＬカウンタ１３２の後段には調整カウンタ１５１が設けられていることから、ＣＬカウンタ１３２によるカウントが終了すると、リード用バースト制御信号ＢＲＤ−１から２クロック分遅れてリード用バースト制御信号ＢＲＤ−２が活性化される。
リード用バースト制御信号ＢＲＤ−１は、プリフェッチされた８ビットのリードデータのうち、前半の４ビットの出力を許可する信号である。一方、リード用バースト制御信号ＢＲＤ−２は、プリフェッチされた８ビットのリードデータのうち、後半の４ビットの出力を許可する信号である。図３に示す通常のリード動作においては、リード用バースト制御信号ＢＲＤ−１が活性化した後、２クロック分遅れてリード用バースト制御信号ＢＲＤ−２が活性化している。このため、プリフェッチされた８ビットのリードデータは、図３に示すように連続的に出力される。
図４は、バーストチョップを行う場合のリード動作を示すタイミング図である。
図４に示すように、リード動作においてバーストチョップを行う場合、リードコマンドＲＥＡＤ供給時における１２番目のアドレスピンＡ１２のレベルをローレベルに設定する。これにより、コマンド制御回路１００の内部では、コマンドデコーダ１０１の出力がハイレベルとなることから、リードコマンドＲＤだけが活性化され、バーストチョップコマンドＢＣは活性化されない。
このため、リード用バースト制御信号ＢＲＤ−１だけが活性化されることから、プリフェッチされた８ビットのリードデータのうち前半の４ビットだけが出力され、後半の４ビットは出力されない。つまりバースト長＝４が実現されたことになる。
図５は、通常のライト動作を示すタイミング図である。ここで、通常のライト動作とは、バーストチョップ動作を行うことなくバーストライトを行う場合を指す。
図５に示すように、通常のライト動作を行う場合は、外部クロックＣＫに同期してＡＣＴコマンド及びライトコマンドＷＲＩＴをこの順に供給し、ライトコマンドＷＲＩＴ供給時における１２番目のアドレスピンＡ１２のレベルをハイレベルに設定する。これにより、コマンドデコーダ１０２，１０３の出力がハイレベルとなることから、ライトコマンドＷＲとバーストチョップコマンドＢＣの両方が活性化される。また、ライト動作時においては、ライト用イネーブル信号ＥＮＷが活性化することから、ライトクロックＩＣＬＫ−Ｗがクロッキングを行うことになる。
このため、ライトコマンドＷＲとバーストチョップコマンドＢＣは、それぞれＡＬカウンタ１２２，１２３によってアディティブレイテンシがカウントされ、さらに、それぞれＣＷＬカウンタ１４１，１４２によってＣＡＳライトレイテンシがカウントされる。これにより、ＣＷＬカウンタ１４１によるカウントが終了すると、ライト用バースト制御信号ＢＷＲ−１が活性化される。
これに対し、ＣＷＬカウンタ１４２の後段には調整カウンタ１５２が設けられていることから、ＣＷＬカウンタ１４２によるカウントが終了すると、ライト用バースト制御信号ＢＷＲ−１から２クロック分遅れてライト用バースト制御信号ＢＷＲ−２が活性化される。
ライト用バースト制御信号ＢＷＲ−１は、プリフェッチ回路の前半４ビット部分にプリフェッチすべきライトデータの入力を許可する信号である。一方、ライト用バースト制御信号ＢＷＲ−２は、プリフェッチ回路の後半４ビット部分にプリフェッチすべきライトデータの入力を許可する信号である。図５に示す通常のライト動作においては、ライト用バースト制御信号ＢＷＲ−１が活性化した後、２クロック分遅れてライト用バースト制御信号ＢＷＲ−２が活性化していることから、８ビットのライトデータをバースト入力することが可能となる。
図６は、バーストチョップを行う場合のライト動作を示すタイミング図である。
図６に示すように、ライト動作においてバーストチョップを行う場合、ライトコマンドＷＲＩＴ供給時における１２番目のアドレスピンＡ１２のレベルをローレベルに設定する。これにより、コマンドデコーダ１０２の出力がハイレベルとなることから、コマンド制御回路１００の内部では、ライトコマンドＷＲだけが活性化され、バーストチョップコマンドＢＣは活性化されない。
このため、ライト用バースト制御信号ＢＷＲ−１だけが活性化されることから、バースト入力されるライトデータは前半の４ビットに制限される。つまりバースト長＝４が実現されたことになる。
図７は、コマンドのラッチマージンを説明するためのより詳細なタイミング図である。図７では、一例として通常のリード時におけるコマンドラッチ回路１１３の動作を示しているが、ライト時における動作や、バーストチョップを行う場合の動作も同様である。また、他のコマンドラッチ回路１１１，１１２の動作も同様である。
図１を用いて説明したように、コマンドラッチ回路１１３に含まれる１段目のラッチ回路１１３−１は、内部クロックＩＣＬＫの立ち上がりエッジに応答してコマンドをラッチする一方、コマンドラッチ回路１１３に含まれる２段目のラッチ回路１１３−３は、内部クロックＩＣＬＫの立ち下がりエッジに応答してコマンドをラッチする。このため、内部クロックＩＣＬＫの立ち上がりエッジに応答してＡＮＤ回路１１３−２の出力が変化した後、内部クロックＩＣＬＫが立ち下がるまでの期間が、ラッチ回路１１３−３のラッチマージンとなる。本実施形態においては、ラッチ回路１１３−１とラッチ回路１１３−３との間にＡＮＤ回路１１３−２が存在しているだけであることから、十分なラッチマージンを確保することが可能となる。
これに対し、例えば図８に示すように、バーストチョップコマンドＢＣをＡＬカウンタの前段でリード用とライト用に分離しようとすると、ラッチ回路１１３−１とラッチ回路１１３−３との間には、ＡＮＤ回路１１３−２の他、リードコマンド（又はライトコマンド）が入力されるＡＮＤ回路１１３−４がもう１段必要となる。この場合、ラッチ回路１１３−３のラッチマージンは、図９に示すように、リード用（又はライト用）のバーストチョップコマンドＢＣ−ＲＤが確定した後、内部クロックＩＣＬＫが立ち下がるまでの期間によって定義され、本実施形態に比べてラッチマージンがかなり小さくなってしまう。
以上説明したように、本実施形態によれば、バーストチョップ用ＡＬカウンタがリード用とライト用で兼用されていることから、バーストチョップコマンドをカウントするＡＬカウンタを２つ設ける必要がない。このため、コマンド制御回路の回路規模を抑制することが可能となる。
しかも、バーストチョップ用ＡＬカウンタ１２３の前段でバーストチョップコマンドＢＣをリード用とライト用に分離する必要がないため、コマンドラッチ回路１１１〜１１３の段数を抑制することができる。これにより、コマンドラッチ回路１１１〜１１３のラッチマージンを十分に確保することも可能となる。
次に、本発明の好ましい第２の実施形態について説明する。
図１０は、本発明の好ましい第２の実施形態によるコマンド制御回路２００の回路図である。
本実施形態によるコマンド制御回路２００は、２つのＣＬカウンタを１つのＣＬカウンタ２３０に統合するとともに、２つのＣＷＬカウンタを１つのＣＷＬカウンタ２４０に統合している。これに伴い、バーストチョップのタイミングを制御する調整カウンタ２５０〜２５２を、ＡＬカウンタ１２３，１２１，１２２の後段に配置している。その他の点については、基本的に上記実施形態によるコマンド制御回路１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図１０に示すように、調整カウンタ２５０の出力であるバーストチョップコマンドＢＣは、ＡＮＤ−ＯＲ回路２６１，２６２に共通に供給される。
ＡＮＤ−ＯＲ回路２６１は、バーストチョップコマンドＢＣと、ＡＬカウンタ１２１の出力であるリードコマンドＲＤと、調整カウンタ２５１の出力を受ける回路であり、その出力はＣＬカウンタ２３０に供給される。これにより、ＣＬカウンタ２３０は、リードコマンドＲＤとバーストチョップコマンドＢＣの両方をカウントすることになる。
一方、ＡＮＤ−ＯＲ回路２６２は、バーストチョップコマンドＢＣと、ＡＬカウンタ１２２の出力であるライトコマンドＷＲと、調整カウンタ２５２の出力を受ける回路であり、その出力はＣＷＬカウンタ２４０に供給される。これにより、ＣＷＬカウンタ２４０は、ライトコマンドＷＲとバーストチョップコマンドＢＣの両方をカウントすることになる。
図１１は、本実施形態によるコマンド制御回路２００の通常のリード動作を示すタイミング図である。
上述の通り、通常のリード動作を行う場合には、リードコマンドＲＤとバーストチョップコマンドＢＣの両方が活性化されるため、ＣＬカウンタ２３０にはこれらが順次供給される。リードコマンドＲＤとバーストチョップコマンドＢＣのタイミング差は調整カウンタ２５０のカウント数によって決まり、本例では、２クロック分の差が生じる。
このため、リード用バースト制御信号ＢＲＤは、一旦活性化した後、２クロック後にもう一度活性化する。１回目の活性化信号は、プリフェッチされた８ビットのリードデータのうち、前半の４ビットの出力を許可する信号であり、２回目の活性化信号は、プリフェッチされた８ビットのリードデータのうち、後半の４ビットの出力を許可する信号である。これにより、プリフェッチされた８ビットのリードデータは、図１１に示すように連続的に出力される。
図１２は、本実施形態によるコマンド制御回路２００がバーストチョップを行う場合のリード動作を示すタイミング図である。
リード動作においてバーストチョップを行う場合、リードコマンドＲＤだけが活性化され、バーストチョップコマンドＢＣは活性化されない。このため、リード用バースト制御信号ＢＲＤは、１回だけ活性化されることから、プリフェッチされた８ビットのリードデータのうち前半の４ビットだけが出力され、後半の４ビットは出力されない。つまりバースト長＝４が実現されたことになる。
ライト動作についても同様であり、通常動作においてはライト用バースト制御信号ＢＷＲが２回活性化し、バーストチョップを行う場合においてはライト用バースト制御信号ＢＷＲが１回だけ活性化する。
このように、本実施形態によれば、ＣＬカウンタ２３０及びＣＷＬカウンタ２４０がそれぞれ１つに纏められていることから、回路規模をより縮小することが可能となる。しかも、動作するカウンタ数が少なくなることから、消費電力を低減することも可能となる。
次に、本発明の好ましい第３の実施形態について説明する。
図１３は、本発明の好ましい第３の実施形態によるコマンド制御回路３００の回路図である。
本実施形態によるコマンド制御回路３００は、リード用ＡＬカウンタとライト用ＡＬカウンタを１つのＡＬカウンタ（リードライト兼用ＡＬカウンタ）３２０に統合している。これに伴い、調整カウンタについてもリード用とライト用とで共通の調整カウンタ３５０を用いている。その他の点については、基本的に上記実施形態によるコマンド制御回路２００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図１３に示すように、コマンドラッチ回路１１１の出力であるリードコマンドＲＤと、コマンドラッチ回路１１２の出力であるライトコマンドＷＲは、ＯＲ回路３６０に入力される。ＯＲ回路３６０の出力は、リードライト兼用ＡＬカウンタ３２０に供給される。これにより、リードライト兼用ＡＬカウンタ３２０は、リードコマンドＲＤとライトコマンドＷＲの両方をカウントすることになる。リードライト兼用ＡＬカウンタ３２０は、バーストチョップコマンドＢＣをカウントするＡＬカウンタ１２３と同様、リードライトクロックＩＣＬＫ−ＲＷに同期した動作を行う。
リードライト兼用ＡＬカウンタ３２０の出力は、ＡＮＤ−ＯＲ回路３６１，３６２に共通に供給される。また、調整カウンタ２５０の出力もＡＮＤ−ＯＲ回路３６１，３６２に共通に供給される。さらに、調整カウンタ３５０の出力もＡＮＤ−ＯＲ回路３６１，３６２に共通に供給される。これにより、ＡＬカウンタ１２３，３２０の出力はいずれもＣＬカウンタ２３０及びＣＷＬカウンタ２４０に供給される。
しかしながら、ＣＬカウンタ２３０はリードクロックＩＣＬＫ−Ｒがクロッキングしている場合において動作することから、ＣＬカウンタ２３０によってカウントされるのは、リードコマンドＲＤとリード時におけるバーストチョップコマンドＢＣだけとなる。同様に、ＣＷＬカウンタ２４０はライトクロックＩＣＬＫ−Ｗがクロッキングしている場合において動作することから、ＣＷＬカウンタ２４０によってカウントされるのは、ライトコマンドＷＲとライト時におけるバーストチョップコマンドＢＣだけとなる。
これにより、本実施形態によるコマンド制御回路３００は、上述したコマンド制御回路２００と同じ動作を行うことが可能となる。しかも、本実施形態によるコマンド制御回路３００においては、リード用ＡＬカウンタとライト用ＡＬカウンタが１つのリードライト兼用ＡＬカウンタ３２０に纏められていることから、回路規模をより縮小することが可能となる。
次に、本発明の好ましい第４の実施形態について説明する。
図１４は、本発明の好ましい第４の実施形態によるコマンド制御回路４００の回路図である。
本実施形態によるコマンド制御回路４００は、リード用のコマンドデコーダ１０１及びコマンドラッチ回路１１１と、ライト用のコマンドデコーダ１０２及びコマンドラッチ回路１１２が、共通のコマンドデコーダ１０４及びコマンドラッチ回路１１４に統合されている。これに伴い、ＯＲ回路３６０は削除されている。その他の点については、基本的に上記実施形態によるコマンド制御回路３００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図１４に示すように、コマンドデコーダ１０４には、／ＲＡＳ、ＣＡＳ、ＶＤＤ、ＣＳが供給される。これにより、これらが全てハイレベルになると、カラムコマンドＣＯＬを活性化させる。カラムコマンドＣＯＬにはＷＥ信号が含まれておらず、したがって、要求された動作がリードであるのかライトであるのか、カラムコマンドＣＯＬからは判断することができない。
しかしながら、既に説明したように、リードクロックＩＣＬＫ−Ｒはリード時にのみクロッキングを行い、ライトクロックＩＣＬＫ−Ｗはライト時にのみクロッキングを行うことから、図１３に示したコマンド制御回路３００と全く同じ動作を行うことが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、プリフェッチ数が８ビットであり、バーストチョップ時のバースト長が４ビットである場合を例に説明したが、本発明がこれに限定されるものではなく、プリフェッチ数やバーストチョップ時のバースト長については任意である。つまり、プリフェッチ数をｍビット（ｍは２以上の整数）とした場合、バーストチョップコマンドは、ｎビット（ｎはｍ未満の整数）以降のバースト動作を許可するか否かを示すコマンドであれば足りる。
また、バーストチョップ時のバースト長がプリフェッチ数の半分であることも必須でなく、プリフェッチ数に対して２種類以上のバーストチョップを可能に構成しても構わない。例えば、プリフェッチ数を３２ビットとし、バーストチョップ時のバースト長を８ビット及び１６ビットの２段階に選択可能に構成することも可能である。
また、調整カウンタの位置についても、上記の各実施形態に限定されるものではなく、バーストチョップコマンドＢＣが伝達されるパス上であれば、どの位置に配置しても構わない。したがって、例えばＡＬカウンタ１２３の前段に配置しても構わない。
本発明の好ましい第１の実施形態によるコマンド制御回路１００の回路図である。 コマンド制御回路１００を備える半導体記憶装置の構成を示すブロック図である。 コマンド制御回路１００の通常のリード動作を示すタイミング図である。 コマンド制御回路１００がバーストチョップを行う場合のリード動作を示すタイミング図である。 コマンド制御回路１００の通常のライト動作を示すタイミング図である。 コマンド制御回路１００がバーストチョップを行う場合のライト動作を示すタイミング図である。 コマンドのラッチマージンを説明するためのより詳細なタイミング図である。 バーストチョップコマンドＢＣをＡＬカウンタの前段でリード用とライト用に分離する例によるコマンドラッチ回路１１３の回路図である。 図８に示す回路の動作を示すタイミング図である。 本発明の好ましい第２の実施形態によるコマンド制御回路２００の回路図である。 コマンド制御回路２００の通常のリード動作を示すタイミング図である。 コマンド制御回路２００がバーストチョップを行う場合のリード動作を示すタイミング図である。 本発明の好ましい第３の実施形態によるコマンド制御回路３００の回路図である。 本発明の好ましい第４の実施形態によるコマンド制御回路４００の回路図である。
符号の説明
１００，２００，３００ コマンド制御回路
１０１〜１０４ コマンドデコーダ
１１１〜１１４ コマンドラッチ回路
１１１−１〜１１４−１，１１１−３〜１１４−３ ラッチ回路
１１１−２〜１１４−２，１８１，１８２ ＡＮＤ回路
１２１ ＡＬカウンタ（リード用ＡＬカウンタ）
１２２ ＡＬカウンタ（ライト用ＡＬカウンタ）
１２３ ＡＬカウンタ（バーストチョップ用ＡＬカウンタ）
３２０ ＡＬカウンタ（リードライト兼用ＡＬカウンタ）
１３１，１３２，２３０ ＣＬカウンタ
１４１，１４２，２４０ ＣＷＬカウンタ
１５１〜１５４，２５０〜２５２ 調整カウンタ
１６０ 内部クロック生成回路
１６１ リードクロック生成回路
１６２ ライトクロック生成回路
１６３ リードライトクロック生成回路
１６９，３６０ ＯＲ回路
１７０ メモリセルアレイ
１７１ メインコントローラ部
１７２ アドレス制御部
１７３ データ制御部
１７４ プリフェッチ回路
２６１，２６２，３６１，３６２ ＡＮＤ−ＯＲ回路

Claims (10)

  1. リード時においてリードクロックを生成するリードクロック生成回路と、ライト時においてライトクロックを生成するライトクロック生成回路と、バーストチョップコマンドのアディティブレイテンシをカウントするバーストチョップ用ＡＬカウンタと、リードコマンドのアディティブレイテンシをカウントするリード用ＡＬカウンタと、ライトコマンドのアディティブレイテンシをカウントするライト用ＡＬカウンタと、前記リード用ＡＬカウンタの後段に設けられ、前記リードコマンドのＣＡＳレイテンシをカウントする第１のＣＬカウンタと、前記ライト用ＡＬカウンタの後段に設けられ、前記ライトコマンドのＣＡＳライトレイテンシをカウントする第１のＣＷＬカウンタと、前記バーストチョップ用ＡＬカウンタの後段に設けられ、前記バーストチョップコマンドのＣＡＳレイテンシをカウントする第２のＣＬカウンタと、前記バーストチョップ用ＡＬカウンタの後段に設けられ、前記バーストチョップコマンドのＣＡＳライトレイテンシをカウントする第２のＣＷＬカウンタとを備え、
    前記バーストチョップ用ＡＬカウンタは、前記リードクロック及び前記ライトクロックの両方に同期して前記バーストチョップコマンドのアディティブレイテンシをカウントし、前記リード用ＡＬカウンタは、前記リードクロックに同期して前記リードコマンドのアディティブレイテンシをカウントし、前記ライト用ＡＬカウンタは、前記ライトクロックに同期して前記ライトコマンドのアディティブレイテンシをカウントし、前記第１及び第２のＣＬカウンタは、前記リードクロックに同期して前記リードコマンド及び前記バーストチョップコマンドのＣＡＳレイテンシをそれぞれカウントし、前記第１及び第２のＣＷＬカウンタは、前記ライトクロックに同期して前記ライトコマンド及び前記バーストチョップコマンドのＣＡＳライトレイテンシをそれぞれカウントすることを特徴とするコマンド制御回路。
  2. 前記バーストチョップコマンドは、所定のアドレス端子を介して供給される信号を含んでいることを特徴とする請求項１に記載のコマンド制御回路。
  3. 前記第２のＣＬカウンタの前段又は後段に設けられ、前記リードクロックに同期してバーストチョップのタイミングを制御する第１の調整カウンタと、前記第２のＣWＬカウンタの前段又は後段に設けられ、前記ライトクロックに同期してバーストチョップのタイミングを制御する第２の調整カウンタとをさらに備え、
    前記第１の調整カウンタのカウント数と前記第２の調整カウンタのカウント数が等しいことを特徴とする請求項１又は２に記載のコマンド制御回路。
  4. リード時においてリードクロックを生成するリードクロック生成回路と、ライト時においてライトクロックを生成するライトクロック生成回路と、バーストチョップコマンドのアディティブレイテンシをカウントするバーストチョップ用ＡＬカウンタと、リードコマンドのアディティブレイテンシをカウントするリード用ＡＬカウンタと、ライトコマンドのアディティブレイテンシをカウントするライト用ＡＬカウンタと、前記リード用ＡＬカウンタの後段に設けられ、前記リードコマンドのＣＡＳレイテンシをカウントするＣＬカウンタと、前記ライト用ＡＬカウンタの後段に設けられ、前記ライトコマンドのＣＡＳライトレイテンシをカウントするＣＷＬカウンタとを備え、
    前記バーストチョップ用ＡＬカウンタは、前記リードクロック及び前記ライトクロックの両方に同期して前記バーストチョップコマンドのアディティブレイテンシをカウントし、前記リード用ＡＬカウンタは、前記リードクロックに同期して前記リードコマンドのアディティブレイテンシをカウントし、前記ライト用ＡＬカウンタは、前記ライトクロックに同期して前記ライトコマンドのアディティブレイテンシをカウントし、
    前記バーストチョップ用ＡＬカウンタの出力が前記ＣＬカウンタ及び前記ＣＷＬカウンタに共通に供給されることを特徴とするコマンド制御回路。
  5. 前記バーストチョップコマンドは、所定のアドレス端子を介して供給される信号を含んでいることを特徴とする請求項４に記載のコマンド制御回路。
  6. 前記バーストチョップ用ＡＬカウンタの前段又は後段に設けられ、前記リードクロック及び前記ライトクロックの両方に同期してバーストチョップのタイミングを制御する調整カウンタをさらに備える請求項４又は５に記載のコマンド制御回路。
  7. リード時においてリードクロックを生成するリードクロック生成回路と、ライト時においてライトクロックを生成するライトクロック生成回路と、バーストチョップコマンドのアディティブレイテンシをカウントするバーストチョップ用ＡＬカウンタと、リードコマンド及びライトコマンドのアディティブレイテンシをカウントするリードライト兼用ＡＬカウンタとを備え、
    前記バーストチョップ用ＡＬカウンタは、前記リードクロック及び前記ライトクロックの両方に同期して前記バーストチョップコマンドのアディティブレイテンシをカウントし、前記リードライト兼用ＡＬカウンタは、前記リードクロック及び前記ライトクロックの両方に同期して前記リードコマンド及び前記ライトコマンドのアディティブレイテンシをカウントすることを特徴とするコマンド制御回路。
  8. 前記バーストチョップコマンドは、所定のアドレス端子を介して供給される信号を含んでいることを特徴とする請求項７に記載のコマンド制御回路。
  9. 前記バーストチョップコマンドは、プリフェッチ数を２ Ｍ ビット（Ｍは１以上の整数）とした場合、２ Ｎ ビット（Ｎは１以上Ｍ未満の整数）以降のバースト動作を許可するか否かを示すコマンドであることを特徴とする請求項１乃至８のいずれか一項に記載のコマンド制御回路。
  10. 前記２ Ｍ ビットは、２ Ｎ ビットの２倍であることを特徴とする請求項９に記載のコマンド制御回路。
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