CN1233836A - 一种包括多个存储模块及芯片组存储控制器的系统 - Google Patents

一种包括多个存储模块及芯片组存储控制器的系统 Download PDF

Info

Publication number
CN1233836A
CN1233836A CN98126515A CN98126515A CN1233836A CN 1233836 A CN1233836 A CN 1233836A CN 98126515 A CN98126515 A CN 98126515A CN 98126515 A CN98126515 A CN 98126515A CN 1233836 A CN1233836 A CN 1233836A
Authority
CN
China
Prior art keywords
data
memory module
data strobe
signal
memory controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN98126515A
Other languages
English (en)
Other versions
CN100580803C (zh
Inventor
崔周善
尹锡彻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of CN1233836A publication Critical patent/CN1233836A/zh
Application granted granted Critical
Publication of CN100580803C publication Critical patent/CN100580803C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

揭示一种具有数据选通掩模功能的芯片组存储控制器。此控制器包括第一至第N个存储模块,其是以从芯片存储控制器输出的时脉信号而同步操作,从而从各存储模块输出的数据被从芯片组存储控制器模组输出的数据掩模信号所掩蔽,且从各存储模块输出的数据的操作受从各存储模块输出的数据选通信号之控制,因此借助于额外地将一针脚安装于DDRSDRAM,并且掩模数据选通信号而实施DQM功能的逆兼容性。

Description

一种包括多个存储模块及芯片组存储控制器的系统
本发明涉及一种系统，其包括多个存储模块以及具有数据选通掩模功能的芯片组存储控制器。
一般而言，DDR方法是指一种基于主时(钟)脉(冲)信号的上升沿及下降沿从存储装置读取数据，及将数据写入存储装置的方法。此外，在DDR方法中，为了获得存储装置的高速操作裕量，是根据回波时脉(echo clock)而使用数据选通信号。
当输出数据时，数据选通信号以与第一数据输出缓冲器的输出相同的方式产生回波时脉，而在芯片组存储控制器中，数据是响应于数据选通信号而被读取。
在图1中，参考号码12至18表示包含多个存储装置的存储模块。参考号码10表示芯片组存储控制器。各个存储装置是一双列直插式(dualin-line)存储装置。因此，存储模块是表示一双列直插式存储模块。通常是使用SDRAM作为存储装置。较佳而言，是使用DDR SDRAM。
芯片组存储控制器输出一主时脉CLK，且该主时脉被施加至各个双列直插式记忆体12、14、16及18。各个双列直插式存储模块是同步于主时脉而输入和输出数据DQ。图1的数据DQ表示从双列直插式存储模块读取数据的情况。
图1的DS表示数据选通信号。
如果未提供数据选通信号，则从最靠近芯片组存储控制器10的双列直插式存储模块12输出的数据到达存储控制器所需的时间不同于从最远的双列直插式存储模块18输出的数据到达存储控制器所需的时间。此外，数据从存储控制器施加至存储模块的情况与上述情况相同。
同时，当使用数据选通信号时，由于直到数据从各个双列直插式存储模块输出所需的时间与直到数据到达存储控制器所需的时间相同，故可实施记忆体的高速操作。
然而，在数据选通方法的情况下，有一个问题是不可使用输出数据掩模(DQM:DQ掩模)，其是SDRAM的一项重要功能。
换言之，在读取模式中，当操作输出数据掩模时，常规的SDRAM并不选择性地控制数据选通信号，在写入模式中，亦发生相同的问题。
将参照图2A和2B更详细地解释上述问题。
图2A显示无数据选通掩模功能。各存储模块包括多个DDRSDRAM。各存储模块20和22包括本同数目的DDR SDRAM并且共同使用一个数据总线DQ，数据选通DS，以及一输出数据掩模DQM。输出数据是由8字节组构成。
图2A的操作将参照图2B而加以解释。
在图2B中，假设短脉冲群长度为8。
参考字母CLK表示主时(钟)脉(冲)，DQ_M1表示从第一存储模块20输出的数据，而DQ_M2表示从第二存储模块22输出的数据。此外，参考字母DQM表示输出数据掩模信号，QS_M1表示从第一存储模块20所输出的数据选通信号，QS_M2表示从第二存储模块22输出的数据选通信号，而QS BUS表示输出数据选通总线。
数据是在主时脉的第一至第三周期从第一模组20存取，而第二模组22的数据是在时脉的第四和第五周期存取。
从第一模组20输出的数据是根据输出数据掩模(DQM)信号而被掩模。然而，在此情况下，当来自第一存储模块20的数据选通QS_M1持续维持操作状态时，来自第二存储模块22的数据选通QS_M2被赋能。由于存储模块20和22共同使用出数据选通总线QS BUS，在“A”部份可能发生总线竞争。
换言之，在常规技术中，当操作输出数据掩模DQM时，不可能选择性地控制数据选通信号。
因此，本发明之目的是提供一种具有数据选通掩模功能的芯片组存储控制器，其克服了在常规技术中所遭遇的前述问题。
本发明的另一目的是提供一种具有数据选通掩模功能的芯片组存储控制器，其是可借由将一针脚额外地安装在DDR SDRAM中而实施DQM功能的逆兼容性以及掩蔽数据选通信号。
为了达到上述目的，根据本发明的第一实施例提供一种具有数据选通掩模功能的芯片组存储控制器，其包括第一至第N个存储模块，该等模组系以从芯片组存储控制器输出的时脉信号而同步操作，因此从各存储模块输出的数据被从芯片组存储控制器输出的数据掩模信号所掩蔽，且从各存储模块输出的数据的操作受从各存储模块输出的数据选通信号之控制。
为了达到上述目的，根据本发明的实施例2提供一种具有数据选通掩模功能的芯片组存储控制器，其包括第一至第N个存储模块，该等模组系以从芯片组存储控制器输出的时脉信号而同步操作，因此输入到各存储模块的数据被从芯片组存储控制器输出的数据掩模信号所掩蔽，且输入至各存储模块的数据的操作受从各存储模块输出的数据选通信号之控制。
在本发明的第一和第二实施例中，芯片组存储控制器输出一控制数据选通信号的操作的数据选通掩模信号。
本发明另外的优点、目的及其他特征将于以下说明中部份加以说明，而对于本领域普通技术人员而言，在审阅下文后部分将变得明了，或可由实施本发明而得知。本发明的目的及优点可加以实现及达成，如在所附权利要求书中明确指出的，其为与常规技术比较的实验结果。
本发明将由此后所给的详细说明及附图而变得更加完全明了，该附图仅为简释而非限制本发明。
图1是显示包括常规存储控制器及存储模块的系统的方块图；
图2A和图2B是用于解释不具有数据选通掩模功能的系统的问题的示意图；
图3是显示根据本发明的具有数据选通掩模功能的系统的方块图；
图4是用于解释输出数据掩模信号的功能的波形图；
图5是用于解释数据选通掩模信号的功能的波形图；
图6A和图6B是用于解释根据本发明的芯片组的结构及其操作的示意图。
将参照附图解释本发明的实施例。
图3显示根据本发明的具有数据选通掩模功能的系统。
图3中，参考号码26至32表示包括多个存储装置的存储模块，24表示芯片组存储控制器。各个存储装置为一常规双列直插式存储装置。一般使用SDRAM作为存储装置，但较佳而言，应使用DDR SDRAM。
在本发明中，芯片组存储控制器24分别施加主时脉CLK至双列直插式存储模块26、28、30和32。各个双列直插式存储模块26、28、30和32以与主时脉同步来输出一输出数据DQ。不同于常规技术，根据本发明的DDRSDRAM包括用于掩蔽数据选通的数据选通掩模(DSM)针脚。
图4是用于解释输出数据掩模信号的功能的波形图，图5是用于解释数据选通掩模信号的功能的波形图。
如图4所示，当于时脉0输入一读取指令时，假设CAS等待时间(latency)为3，则数据选通DS在时脉2从高阻抗被传送至低阻抗。其次，在时脉3输出第一数据，且其后数据在主时脉的上升沿与下降沿依序输出。
将说明当数据的短脉冲群的长度为4时，输出第二和第三数据的情况。如果输出数据掩模等待时间(DQM等待时间)为1,5，根据在时脉2输入的高电平输出数据掩模(DQM)来掩模第二和第三数据DQ。
即使在时脉3.5之下降沿以及时脉4的上升沿，存储控制器24响应于数据选通(DS)信号而选通数据。因此，当输出数据DQ被掩蔽时，存储控制器应被通知时间。在图3所示的情况下，当数据被掩蔽时，存储控制器并未被通知时间。因此，输出数据掩模(DQM)信号无法控制数据选通(DS)。
因此，在本发明中，为了掩蔽数据选通至DDR SDRAM，则额外使用数据选通掩模(DSM)针脚。
如图5所示，输出数据掩模DQM仅控制相关于输出数据DQ的掩蔽，而数据选通掩模(DSM)仅控制数据选通(DS)。举例而言，如图5中所示，第三和第四数据被数据选通掩模(DQM)信号所掩蔽。此外，数据选通(DS)信号受数据选通掩模(DSM)信号之控制，以从而实施短脉冲群停止。
将参照图6A和图6B更详细地解释本发明。
如图6A中所示，存储模块34和36各包括多个DDR SDRAM。
相同于图2A的特征，存储模块34和36共同使用数据总线(DQ)、数据通(DS)以及输出数据掩模(DQM)信号，除了额外提供输出选通掩模(QSM)特征以外。各存储模块的相邻的DDR SDRAM的输出选通掩模信号被互相连接。此外，相邻的存储模块的数据选通掩模信号被共同使用。
图6B是与图6A相关的信号波形图。
图6B显示短脉冲群长度为8的情况。
参考字母CLK表示主时脉，DQ_M1表示从第一存储模块34输出的数据，DQ_M2表示从第二存储模块36出的数据，DQM表示输出数据掩模信号，DSM_B表示数据选通掩模信号，以及字母B表示当数据选通掩模信号为低电平时的活动状态。此外，参考字母QS_M1表示来自第一存储模块34的数据通信号，QS_M2表示来自第二存储模块36的数据通信号，而QS BUS表示输出数据选通。
如在此所示，第一存储模块34的数据是在时脉0、1、2被存取，而第二模组36的数据是在时脉3和4被存取。第一模组34的读取操作被输出数据掩模DQM所掩蔽。数据选通信号QS_M1以及数据选通信号QS_M2受数据选通掩模信号QSM_B之控制。
芯片组存储控制器响应于数据选通信号QS_M1以及QS_M2而接收数据。如在此所示，在本发明中，由于输出数据选通QSM_B独立控制模组34和36的数据选通信号QS_M1以及QS_M2，则不会发生总线竞争。
在上述说明中，仅解释了数据从存储模块读取的情况。数据写入至存储模块的情况与上述情况相同。当将数据写入存储模块时，数据选通信号系从存储控制器输出。
如上所述，在本发明中，借助于额外提供输出选通掩模针脚而可实施在适用数据选通方法的DDR SDRAM的时脉的上升沿以及下降沿输出的数据的掩模功能。
此外，在本发明中，借助于防止数据的总线碰撞而在数据读取模式中实施无间隙操作。
虽然已为解释的目的，揭示本发明的较佳实施例，本领域普通技术人员应知晓各种修正、添加以及取代均为可能，而不悖离如在所附权利要求书中所述的本发明的范围和精神。

Claims (15)

1．一种系统，其特征在于包括：
芯片组存储控制器，其具有数据选通掩模功能；及
第一至第N个存储模块，其以从芯片组存储控制器输出的时脉信号同步操作，
从而从各个存储模块输出的数据被由从芯片组存储控制器输出的数据掩模信号所掩蔽，且从各个存储模块输出的数据的操作是受从各存储模块输出的数据选通信号控制的。
2．如权利要求1所述的系统，其中该芯片组存储控制器输出一控制数据选通信号的操作的数据选通掩模信号。
3．如权利要求1或2所述的系统，其中各个存储模块包括多个SDRAM。
4．如权利要求3所述的系统，其中该SDRAM包括用于接收数据选通掩模信号的数据选通掩模信号针脚。
5．如权利要求1或2所述的系统，其中各个存储模块包括多个DDRSDRAM。
6．如权利要求5所述的系统，其中该DDR SDRAM包括用于接收数据选通掩模信号的数据选通掩模信号针脚。
7．一种系统，其特征在于包括：
芯片组存储控制器，其具有数据选通掩模功能；及
第一至第N个存储模块，其以从芯片组存储控制器输出的时脉信号同步操作，
从而输入至各个存储模块的数据被从芯片组存储控制器输出的数据掩模信号所掩蔽，且输入至各个存储模块的数据的操作是受从各存储模块输出的数据选通信号控制的。
8．如权利要求7所述的系统，其中该芯片组存储控制器输出一控制数据选通信号的操作的数据选通掩模信号。
9．如权利要求7或8项所述的系统，其中各个存储模块包括多个SDRAM。
10．如权利要求9所述的系统，其中该SDRAM包括用于接收数据选通掩模信号的数据选通掩模信号针脚。
11．如权利要求7或8项所述的系统，其中各个存储模块包括多个DDR SDRAM。
12．如权利要求11所述的系统，其中该DDR SDRAM包括用于接收数据选通掩模信号的数据选通掩模信号针脚。
13．一种系统，其特征在于包括：
第一至第N个存储模块，具有多个存储装置，及
芯片组存储控制器，用于控制第一至第N个存储模块的操作，该芯片组存储控制器具有数据选通掩模功能，
其中第一至第N个存储模块是以从芯片组存储控制器输出的时脉信号同步操作，其中从各个存储模块输出的数据被从芯片组存储控制器输出的数据掩模信号所掩蔽，其中从各个存储模块输出的数据的操作是受由从各个存储模块输出的数据选通信号控制的，其中芯片组记忆体控制器输出一控制数据选通信操作的数据选通掩模信号，且其中各个存储装置包括用于接收数据选通掩模信号的数据选通掩模信号针脚。
14．如权利要求13所述的系统，其中该各存储模块包括多个SDRAM。
15．如权利要求13所述的系统，其中该各存储模块包括多个DDRSDRAM。
CN98126515A 1997-12-29 1998-12-29 一种包括多个存储模块及芯片组存储控制器的系统 Expired - Fee Related CN100580803C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR77437/97 1997-12-29
KR1019970077437A KR100364127B1 (ko) 1997-12-29 1997-12-29 칩-세트

Publications (2)

Publication Number Publication Date
CN1233836A true CN1233836A (zh) 1999-11-03
CN100580803C CN100580803C (zh) 2010-01-13

Family

ID=19529571

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98126515A Expired - Fee Related CN100580803C (zh) 1997-12-29 1998-12-29 一种包括多个存储模块及芯片组存储控制器的系统

Country Status (6)

Country Link
US (1) US6286077B1 (zh)
JP (1) JP3468140B2 (zh)
KR (1) KR100364127B1 (zh)
CN (1) CN100580803C (zh)
DE (1) DE19860650B8 (zh)
TW (1) TW507125B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100433189C (zh) * 2004-08-09 2008-11-12 凌阳科技股份有限公司 同步动态随机存取存储器的数据交换电路与方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4025002B2 (ja) * 2000-09-12 2007-12-19 株式会社東芝 半導体記憶装置
KR100360408B1 (ko) * 2000-09-16 2002-11-13 삼성전자 주식회사 독출동작시 데이터 스트로브 신호와 동일한 신호를출력하는 데이터 마스킹핀을 갖는 반도체 메모리장치 및이를 구비하는 메모리 시스템
US6662279B2 (en) * 2001-03-07 2003-12-09 Micron Technology, Inc. DQ mask to force internal data to mask external data in a flash memory
US7177379B1 (en) 2003-04-29 2007-02-13 Advanced Micro Devices, Inc. DDR on-the-fly synchronization
US6940768B2 (en) * 2003-11-04 2005-09-06 Agere Systems Inc. Programmable data strobe offset with DLL for double data rate (DDR) RAM memory
US7508722B2 (en) * 2004-01-27 2009-03-24 Micron Technology, Inc. Memory device having strobe terminals with multiple functions
US7116600B2 (en) * 2004-02-19 2006-10-03 Micron Technology, Inc. Memory device having terminals for transferring multiple types of data
KR100568546B1 (ko) 2004-10-19 2006-04-07 삼성전자주식회사 메모리 시스템, 반도체 메모리 장치, 및 이 시스템과장치의 출력 데이터 스트로우브 신호 발생 방법
US7139207B2 (en) * 2005-02-25 2006-11-21 Hewlett-Packard Development Company, L.P. Memory interface methods and apparatus
KR100747759B1 (ko) * 2006-08-16 2007-08-08 연세대학교 산학협력단 플래시 메모리 장치 및 그 인터페이스 장치
US8868873B2 (en) * 2007-09-27 2014-10-21 Rambus Inc. Reconfigurable memory system data strobes
US8332876B2 (en) * 2008-11-20 2012-12-11 Ati Technologies Ulc Method, system and apparatus for tri-stating unused data bytes during DDR DRAM writes
EP2845196A4 (en) * 2012-05-01 2015-12-02 Hewlett Packard Development Co PACKED MEMORY CHIPS WITH COMMON CHIP SELECTION
US9053768B2 (en) * 2013-03-14 2015-06-09 Gsi Technology, Inc. Systems and methods of pipelined output latching involving synchronous memory arrays
JP6500910B2 (ja) * 2014-11-10 2019-04-17 ソニー株式会社 インターフェース回路、記憶装置、情報処理システム、および、インターフェース回路の制御方法
US10521229B2 (en) 2016-12-06 2019-12-31 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10998040B2 (en) 2016-12-06 2021-05-04 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218684A (en) * 1987-09-04 1993-06-08 Digital Equipment Corporation Memory configuration system
US5513135A (en) 1994-12-02 1996-04-30 International Business Machines Corporation Synchronous memory packaged in single/dual in-line memory module and method of fabrication
US5850368A (en) * 1995-06-01 1998-12-15 Micron Technology, Inc. Burst EDO memory address counter
US5587961A (en) 1996-02-16 1996-12-24 Micron Technology, Inc. Synchronous memory allowing early read command in write to read transitions
JPH10241362A (ja) * 1997-02-25 1998-09-11 Mitsubishi Electric Corp 同期型半導体記憶装置及び論理半導体装置
KR100238242B1 (ko) * 1997-04-22 2000-01-15 윤종용 반도체 메모리장치의 동작 제어장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100433189C (zh) * 2004-08-09 2008-11-12 凌阳科技股份有限公司 同步动态随机存取存储器的数据交换电路与方法

Also Published As

Publication number Publication date
US6286077B1 (en) 2001-09-04
KR100364127B1 (ko) 2003-04-11
TW507125B (en) 2002-10-21
KR19990057386A (ko) 1999-07-15
JP3468140B2 (ja) 2003-11-17
DE19860650B8 (de) 2010-07-29
CN100580803C (zh) 2010-01-13
DE19860650A1 (de) 1999-07-01
JPH11312119A (ja) 1999-11-09
DE19860650B4 (de) 2010-01-14

Similar Documents

Publication Publication Date Title
CN1233836A (zh) 一种包括多个存储模块及芯片组存储控制器的系统
EP0375121A2 (en) Method and apparatus for efficient DRAM control
US20100138598A1 (en) Memory devices with buffered command address bus
US6795899B2 (en) Memory system with burst length shorter than prefetch length
US5268865A (en) Synchronous burst-access memory
CN1154111C (zh) 异步流水线半导体存储器
US5060145A (en) Memory access system for pipelined data paths to and from storage
US6418077B1 (en) Memory access methods and devices for use with random access memories
US5724288A (en) Data communication for memory
US7139852B2 (en) Memory bus polarity indicator system and method for reducing the affects of simultaneous switching outputs (SSO) on memory bus timing
DE19807298C2 (de) Synchrone Halbleiterspeichereinrichtung
US7426607B2 (en) Memory system and method of operating memory system
US20120198194A1 (en) Multi-Bank Memory Accesses Using Posted Writes
CN1866397A (zh) 实现高速存储器的装置及其方法
SE8402598D0 (sv) Databehandlingssystem
CA2233789C (en) Semiconductor memory asynchronous pipeline
US5818777A (en) Circuit for implementing and method for initiating a self-refresh mode
EP1494243B1 (en) Memory system having data inversion and data inversion method for a memory system
JP3723340B2 (ja) 半導体記憶装置
EP0762427A1 (en) Semiconductor memory
US5969997A (en) Narrow data width DRAM with low latency page-hit operations
US4328566A (en) Dynamic memory refresh system with additional refresh cycles
US20020141266A1 (en) Data input/output method
US6976121B2 (en) Apparatus and method to track command signal occurrence for DRAM data transfer
US4884191A (en) Memory array unit for computer

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100113

Termination date: 20131229