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Gebiet der
Erfindung
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Die
vorliegende Erfindung betrifft ein verbessertes System zur Prüfung und
zur Verbesserung der Leistung von höchstintegrierten Schaltungen
(very large scale integrated circuits, VLSI) wie etwa synchroner
dynamischer Direktzugriffsspeicher-Einrichtungen (synchronous dynamic random
access memory, SDRAM), sowie die Einrichtungen selbst.
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Hintergrund
der Erfindung
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Die
Dichte dynamischer Direktzugriffsspeicher-(DRAM-) Einrichtungen
hat sich in den letzten Jahren drastisch erhöht. Heute sind Einrichtungen
mit 64 Megabit (MB), jede auf einem einzelnen Chip mit einer Fläche von
mehreren zehn Quadratmillimetern, alltäglich, und Einrichtungen mit
256 MB mit Flächen
unter hundert Quadratmillimeter werden verfügbar. Die Arbeitsgeschwindigkeiten
sind von 50 MHz auf über
500 MHz gestiegen.
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In
früheren
DRAM-Systemen erfolgte der Datentransfer zu oder von einem Speichersteuergerät asynchron
mit dem Systemtakt, auf welchen die Operationen des Steuergeräts referenziert
sind. Doch entsteht bei Systemen mit höherer Geschwindigkeit ein Problem,
da alle Taktparameter für
den DRAM für
einen bestimmten Geschwindigkeitstyp erfüllt werden müssen. Mit
anderen Worten, ein Übergehen
oder Verfehlen irgendeines Taktparameters kann einen sehr schnellen
Abschnitt des Systems zu einem Bereich langsameren Zugriffs degradieren.
Dieses Problem hat zur Entwicklung eines synchronen DRAM (SDRAM)
geführt,
welcher so konstruiert ist, dass er eine Eingabeadressen- und Befehlsschnittstelle
besitzt, die jener des Speichersteuergerätes ähnlicher ist. Die SDRAMs sind
jene Klasse von Speichereinheiten, die den Systemtakt verwenden,
um die Schnittstelle zwischen dem Speichersteuergerät und den
DRAM-Arrays zu synchronisieren.
Auf der Grundlage der Arbeitsfre quenz und der Anzahl von Bit, die
pro Taktzyklus übertragen
werden, können
SDRAMs für
eine beträchtliche
Bandbreitenerhöhung
gegenüber
früheren
DRAMs sorgen.
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Die
rapide Zunahme der funktionellen und der Prozesskomplexität in heutigen
synchronen dynamischen Direktzugriffsspeicher-(SDRAM-)Produkten
und VLSIs im Allgemeinen schafft einen Bedarf für Prüfverfahren mit hoher Auflösung. Diese
Anforderung wird von dem Bedürfnis
getrieben, subtile Prozess- und Designwechselwirkungen, die in dem
Produkt in der Technologie- und Designentwicklungsphase des Produktaufwands
auftreten können,
aufzudecken und zu charakterisieren. Sobald das Produkt qualifiziert
wurde und sich in Produktion befindet, sind ferner präzise Prüfverfahren
für Codesignal-Entwicklung,
Prozesslernen und auch zur Verbesserung der Ausbeute und des Produkts
erforderlich. Die Erfindung, die im Folgenden beschrieben wird,
wird beispielhaft die Techniken, die zur Implementierung einer "Prüfmodus"-Architektur eingesetzt
werden, an einem 256-MB-SDAM illustrieren. Die Erfindung ist jedoch
auf VLSI-Produkte im Allgemeinen sowie andere Produkte anwendbar
und nicht allein auf SDRAMs beschränkt.
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In
der Industrie ist es gängige
Praxis, Produkte, wie etwa SDRAMs, einer Periode der Prüfung und
des "Burn-in" zu unterziehen,
bevor sie aus dem Werk ausgeliefert werden. Während des Burn-in werden die
Produkte bei wesentlich höheren
Spannungen und Temperaturen als normal betrieben, um sie künstlich
zu belasten und dabei einen gewissen Anteil von Einrichtungen, die
möglicherweise
vorzeitig im tatsächlichen
Betrieb ausfallen würden,
auszusortieren. Eine Burn-in-Periode kann, zum Beispiel im Fall
von 256-MB-SDRAMs, bis zu sechzehn Stunden dauern. Verschiedene
Prüfsignale,
die an die individuellen Einrichtungen in einer Burn-in-Periode
angelegt werden, werden bei einem Versuch verwendet, eine unzulängliche
oder fehlerhafte Funktion einer bestimmten Einrichtung zu entdekken,
wie sie etwa durch mikroskopische Defekte oder Schwankungen in den
physikalischen und/oder elektrischen Bedingun gen innerhalb dieser
Einrichtung verursacht werden.
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Die
US 5 959 929 A betrifft
ein Verfahren, das es gestattet, auf eine Auswahl von Bänken in
einer synchronen Speichereinrichtung mit mehreren Speicherbänken zu
schreiben. Dabei werden die Daten auf eine Bank, alle Bänke oder
eine dazwischenliegende beliebige Anzahl von Bänken geschrieben. Der SDRAM
gemäß D1 kann
in einen Modus wechseln, in dem Daten auf mehrere Speicherbänke gleichzeitig
geschrieben werden. Dies schafft den Vorteil, dass die Prüfzeit verkürzt wird.
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Die
US 5 996 106 A betrifft
eine Speichereinrichtung mit einem Multibank-Array, wobei die Speicherzellen
in Kombination oder in Mustern geprüft werden, um mögliche Ausfälle auf
Grund der Kopplung zwischen benachbarten Speicherzellen oder Merkmalen
zu identifizieren. Ein Prüfmodus-Auslöser und
eine Steuerschaltung werden so ausgelegt, dass sie gleichzeitig
eine Prüfung
an den mehreren Bänken
von Speicherzellen als Reaktion auf den Prüfmodus-Auslöser durchführen.
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Es
ist wünschenswert,
die für
den Burn-in erforderliche Zeit um einen wesentlichen Betrag verringern zu
können
sowie auch effektivere Prüfsignale
und eine bessere Möglichkeit
zu besitzen, diese an jede Einrichtung (z. B. einen SDRAM) anzulegen,
um unerwünschte
Wechselwirkungen und Mängel
im Leistungsvermögen
innerhalb der Einrichtung unter ihren verschiedenen Speicherarrays
oder -abschnitten aufzudecken. Die vorliegende Erfindung schafft
verbesserte Prüfverfahren
für VLSIs
im Allgemeinen und SDRAMs im Besonderen sowie verbesserte Produkte,
die daraus resultieren.
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Kurzdarstellung
der Erfindung
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In Übereinstimmung
mit einem Aspekt der Erfindung wird eine synchrone Direktzugriffsspeicher-(SDRAM-)
Einrichtung vorgesehen, die in herkömmlicher Weise interne Speicherarrays
oder -bänke
besitzt und speziell hinzugefügte
Logikschaltungen (LOGIC CKTs), die von der Erfindung vorgesehen
werden. Durch diese Logikschaltungen, welche durch jeweilige "Prüfmodus-Auswahl"-(TMSEL-)Signale
gesteuert werden, können
die Arrays selektiv durch "Prüfmodus-Steuer"-(TMCNTL-) Signale,
die gleichzeitig an die Arrays angelegt werden, betätigt werden.
Infolgedessen können
die jeweiligen Speicherbänke
des SDRAM selektiv und/oder gleichzeitig in Übereinstimmung mit einer Abfolge
der TMCNTL-Signale betrieben werden, welche so konstruiert sind,
dass sie subtile Wechselwirkungen zwischen oder unter den Arrays
oder Bänken,
wie etwa induziertes Rauschen, Spannungswechselwirkungen, variable
Signalverzögerungen
und andere unerwünschte
Bedingungen, die bei der herkömmlichen
Prüfung
ansonsten möglicherweise
unentdeckt bleiben, aufdecken. Die Kenntnis solcher Wechselwirkungen
ist für
das Modifizieren des Designs oder des Layouts eines SDRAM während der
Entwicklung nützlich,
damit diese Wechselwirkungen minimiert oder beseitigt und ein besseres
Produkt geschaffen werden kann. Darüber hinaus kann die Zeitdauer
für ein
Burn-in im Vergleich zu Anordnungen nach dem Stand der Technik beträchtlich
verkürzt
werden, da die Arrays des SDRAM nun unabhängig und/oder gleichzeitig
geprüft
werden können.
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In
einem ersten Aspekt hinsichtlich der Vorrichtung zielt die vorliegende
Erfindung auf eine Vorrichtung zur Prüfung von Einrichtungen ab.
Die Vorrichtung umfasst eine Einrichtung mit einer Vielzahl von
Arrays oder Bänken,
Schaltungsmittel, die zur selektiven Aktivierung der Arrays mit
jeweiligen Prüfmodus-Signalen
an die Arrays gekoppelt sind, Prüfmittel
und Eingabe-/Ausgabe-Mittel. Das Prüfmittel legt durch die Schaltungsmittel eine
Abfolge von Prüfmodus-Signalen
jeweils an jedes Array separat und an alle gleichzeitig an, um aufzudecken,
ob Defekte oder unerwünschte
Wechselwirkungen zwischen oder unter Arrays vorliegen. Das Eingabe-/Ausgabe-Mittel sendet Daten
an die und von der Einrichtung.
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Von
einem zweiten Aspekt hinsichtlich der Vorrichtung betrachtet, zielt
die vorliegende Erfindung auf Vorrichtungen zur Prüfung von
Einrichtungen ab. Die Vorrichtung umfasst eine Einrichtung mit einer
Vielzahl von Arrays oder Bänken,
Mittel zum Anlegen von Adress- und Befehlssignalen an die Einrichtung,
Schaltungsmittel, die zur selektiven Aktivierung der Arrays mit
jeweiligen Prüfmodus-Signalen
an die Arrays gekoppelt sind, Prüfmittel
und Eingabe-/Ausgabe-Mittel. Das Prüfmittel legt durch die Schaltungsmittel
eine Abfolge von Prüfmodus-Signalen
jeweils an jedes Array separat und an alle gleichzeitig an, um aufzudecken,
ob Defekte oder unerwünschte
Wechselwirkungen zwischen oder unter Arrays vorliegen. Das Eingabe-/Ausgabe-Mittel sendet
Daten an die und von der Einrichtung.
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Von
einem dritten Aspekt hinsichtlich der Vorrichtung betrachtet, zielt
die vorliegende Erfindung auf eine höchstintegrierte Schaltungseinrichtung
(VLSI) mit einer Vielzahl von Speicherarrays ab. Die Einrichtung besitzt
eine Vielzahl von in einem Abstand angeordneten Arrays auf einem
Halbleiterchip, Befehls- und Steuermittel zum Anlegen von Befehls-
und Steuersignalen an die Arrays der Einrichtung, Schaltungsmittel,
die zur selektiven Aktivierung der Arrays mit jeweiligen Prüfmodus-Signalen
an die Arrays gekoppelt sind, Prüfmittel und
Eingabe-/Ausgabe-Mittel. Das Prüfmittel
legt durch die Schaltungsmittel eine Abfolge von Prüfmodus-Signalen
jeweils an ein ausgewähltes
Array oder ausgewählte
Arrays an, um aufzudecken, ob Defekte oder unerwünschte Wechselwirkungen zwischen
oder unter Arrays vorliegen. Das Eingabe-/Ausgabe-Mittel sendet Daten
an die und von den Arrays.
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Von
einem vierten Aspekt hinsichtlich der Vorrichtung betrachtet, zielt
die vorliegende Erfindung auf eine synchrone dynamische Direktzugriffsspeicher-(SDRAM-)
Einrichtung ab. Die Einrichtung umfasst Speicherarrays, die jeweils
auf Quadranten eines Halbleiterchips platziert sind, Mittel zum
Anlegen von Befehls- und Steuersignalen an die Einrichtung, Befehls-
und Steuersignale für
die Einrichtung, Taktmittel zum Anlegen von Taktsignalen an die
Einrichtung, um deren Betrieb mit externer Ausrüstung zu synchronisieren, sowie
Logikschaltungsmittel. Das Logikschaltungsmittel ist an die Arrays
gekoppelt, um diese selektiv in gewünschten Prüfmodus-Abfolgen mit jeweiligen
Prüfmodus-Steuer-(TMCNTL-)Signalen
zu aktivieren. Die Einrichtung umfasst auch ein Mittel zum Anlegen
von TMCNTL-Signalen an das Logikschaltungsmittel und ein Prüfmittel,
das Prüfmodus-Auswahl-(TMSEL-)Signale
an das Logikschaltungsmittel anlegt, so dass jede beliebige Kombination
der Arrays in jeder gewünschten
Prüfmodus-Abfolge
durch die Prüfmodus-Steuer-(TMCNTL-)
Signale und die TMSEL-Signale aktiviert werden kann, um aufzudecken,
ob Defekte in der Einrichtung oder unerwünschte Wechselwirkungen zwischen
Arrays vorliegen. Die Einrichtung umfasst auch ein Eingabe-/Ausgabe-Mittel, welche Daten
an die und von den Arrays sendet.
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Von
einem ersten Aspekt hinsichtlich des Verfahrens betrachtet, zielt
die vorliegende Erfindung auf ein Verfahren zur Prüfung von
Einrichtungen ab. Das Verfahren umfasst die Schritte: Versehen einer
Einrichtung mit Schaltungen, die es erlauben, dass jeweilige Arrays
oder Bänke
der Einrichtung selektiv mit separaten Abfolgen von Prüfmodus-Signalen
geprüft
werden können,
um Wechselwirkungen und unerwünschte
Einschränkungen
des allgemeinen Leistungsvermögens
der Einrichtung zu identifizieren; Verwenden der so erhaltenen Informationen,
um Prüfmodus-Signale
zu entwickeln und, wo erforderlich, das Design der Einrichtung selbst zu
verbessern; und Wiederholen der vorhergehenden Schritte, um das
Prüfverfahren
und die Einrichtung selbst zu optimieren.
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Von
einem zweiten Aspekt hinsichtlich des Verfahrens betrachtet, zielt
die vorliegende Erfindung auf ein Verfahren zur Prüfung eines
synchronen dynamischen Direktzugriffsspeichers (SDRAM) mit einer
Vielzahl von Speicherarrays ab, die an beabstandeten Positionen
auf einem Halbleiterchip angeordnet sind. Das Verfahren umfasst
die Schritte: Anlegen einer Reihe von Prüfmodus-Steuer-(TMCNTL-)Signalen
an den Speicher; Anlegen von Prüfmodus-Auswahl-(TMSEL-)Signalen
an den Speicher, um die TMCNTL-Signale selektiv an die jeweiligen
Speicherarrays in einer programmierten Abfolge anzulegen; Bestimmen
aus Ausgabesignalen, die von den jeweiligen Speicherarrays erhalten
werden, ob Defekte, unerwünschte
Wechselwirkungen und unerwünschte
Einschränkungen
in dem Leistungsvermögen
der Einrichtung vorliegen; und Wiederholen der vorhergehenden Schritte,
um ein Prüfverfahren
und die Einrichtung selbst zu optimieren.
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(Anspruch
14) Von einem dritten Aspekt hinsichtlich des Verfahrens betrachtet,
zielt die vorliegende Erfindung auf ein Verfahren zur Prüfung einer
Einrichtung mit einer Vielzahl von separaten Abschnitten ab, die an
jeweiligen Positionen auf einem Halbleiterchip angeordnet sind.
Das Verfahren umfasst die Schritte: Wählen einer Abfolge von Prüfmodi und
deren entsprechenden Prüfmodus-Steuer-(TMCNTL-)Signalen,
die wahrscheinlich am besten bestimmen, ob Defekte, unerwünschte Wechselwirkungen
zwischen den Abschnitten und unerwünschte Einschränkungen
in dem Leistungsvermögen
der Einrichtung vorliegen; Anlegen der TMCNTL-Signale an die Einrichtung;
gleichzeitiges Anlegen einer programmierten Abfolge von Prüfmodus-Auswahl-(TMSEL-)Signalen
an die Einrichtung, um selektiv jeweilige Abschnitte derselben durch
die TMCNTL-Signale in gewünschten
Abfolgen und Kombinationen zu aktivieren; Bestimmen aus Ausgabesignalen,
die von den jeweiligen Abschnitten der Einrichtung erhalten werden,
welche der verschiedenen Prüfmodi
am besten für
die Evaluierung der Einrichtung geeignet sind; und wiederholen der
vorhergehenden Schritte bei der Prüfung anderer im Wesentlichen
identischer Einrichtungen, um ein Prüfverfahren und die Einrichtungen
selbst zu optimieren.
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Ein
besseres Verständnis
der Erfindung zusammen mit einem volleren Verständnis ihrer vielen Vorteile ist
am besten durch ein Studium der folgenden Beschreibung und der Ansprüche zu erlangen,
die zusammen mit den beiliegenden Zeichnungen gegeben werden.
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Kurzbeschreibung
der Zeichnungen
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1 ist
eine schematische Darstellung einer Vorrichtung (elektronische Schaltung)
nach dem Stand der Technik zur Prüfung von VLSI-Einrichtungen,
wie etwa ein synchroner dynamischer Direktzugriffsspeicher (SDRAM)
nach dem Stand der Technik;
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2 ist
eine schematische Darstellung einer Vorrichtung (elektronische Schaltung),
die durch die Erfindung bereitgestellt wird, zur Prüfung von
VLSI-Einrichtungen,
wie etwa eines verbesserten SDRAM, der ebenfalls von der Erfindung
bereitgestellt wird.
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3 ist
eine schematische Schaltung, welche die inneren Verbindungen und
zusätzlichen
Schaltungen eines Abschnittes des SDRAM von 2, wie er
in Übereinstimmung
mit der Erfindung bereitgestellt wird, zeigt; und
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4 ist
ein schematisches Diagramm, das bestimmte Elemente eines Abschnittes
der Schaltung von 3 zeigt.
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Ausführliche
Beschreibung
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Unter
Bezugnahme auf 1 wird eine Vorrichtung (elektronische
Schaltung) 10 gezeigt, die ein Schema innerer Schaltungsverbindungen
zur Prüfung
von Einrichtungen nach dem Stand der Technik, wie etwa eines synchronen
dynamischen Direktzugriffsspeichers (SDRAM), und ähnlicher
höchstintegrierter Schaltungen
(VLSIs) illustriert. Der Aufbau und der Betrieb solcher Vorrichtungen
sind dem Fachmann wohl bekannt und werden hier nur kurz beschrieben.
Die Vorrichtung 10 umfasst einen SDRAM 12, welcher
eine Vielzahl von Zeilen- und Spalten-Speicherpuffern 14 und 16,
Zeilen-/Spalten-Adressund Steuer-(CNTL-)Schaltungen, die innerhalb
eines durch strichlierte Linien dargestellten Rechtecks 18 veranschau licht
sind, und eine Daten-Ausgabeschaltung (DQ) 20 umfasst.
Takt-(CLK-)Signale werden an die jeweiligen Anschlüsse 22, 23 und 24 angelegt;
eingegebene Zeilen-(RE-)Signale und Spalten(CE-)Signale werden an
die jeweiligen Anschlüsse 26 und 28 angelegt;
und eingegebene BANK- und Adress-(ADDR-) Signale werden an die jeweiligen Anschlüsse 30 und 32 angelegt.
Der SDRAM 12 besitzt beispielhaft vier unabhängig adressierbare
Speicherarrays 34 (d. h. Bänke 0, 1, 2 und 3), an die über Mehrfachschaltungsbusse 36 und 38 von
den jeweiligen Zeilen- und
Spalten-Speicherpuffern 14 und 16 unabhängige Adress-
und Steuersignale angelegt werden. Jedem Array 34 ist jeweils
ein Zeilendecoder 40, ein Leseverstärker 42 und ein Spaltendecoder 44 zugeordnet.
Ausgangssignale von jedem Array 34 werden über einen
Mehrfachschaltungsbus 46 an die Ausgabeschaltung 20 angelegt.
Die jeweiligen Zeilen- und Spalten-Speicherpuffer 14 und 16 empfangen
Signale von den Steuerschaltungen 18 über jeweilige Busse 50 und 52.
An die Zeilenund Spalten-Speicherpuffer 14 und 16 werden auch
Prüfmodus-Steuer-(TMCNTL-)Signale über die
jeweiligen Busse 54 und 56 angelegt, welche jeweilige Eingangsanschlüsse 55 und 57 besitzen.
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Die
SDRAM-Arrays 34 kann man sich als die vier physischen Quadranten
eines Chips (hier nicht dargestellt) vorstellen, der von allgemein
rechteckiger Gestalt ist. Da sie über eine Fläche auf dem Chip beabstandet
angeordnet sind, kann es subtile Schwankungen der elektrischen und
physikalischen Eigenschaften der Arrays 34 wegen ihrer
unterschiedlichen Positionen auf dem Chip geben. Solche Schwankungen
können
entweder durch suboptimales Design (z. B. der Leitungsführung der
elektrischen Signale oder der elektrischen Leistung) oder durch
prozessinduzierte Ungleichmäßigkeiten
eingeführt
werden, welche schließlich
im Verlauf der Ertragsoptimierung aus dem Design und/oder dem Verfahren
beseitigt werden können.
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Noch
immer Bezug nehmend auf 1 besitzt jedes Array 34,
wie zuvor angemerkt, seine eigenen unabhängigen Zeilendecoder und Spaltendecoder.
In diesen Schaltungen können
Adress- und Steuersignale gesperrt werden, um die richtige Aktivierung
eines bestimmten Speicherarrays 34 (z. B. Bank "0") aufrechtzuerhalten, während an
anderen Bänken
(z. B., Bänken
1, 2, 3) gearbeitet wird. Indem sie aus dieser Architektur Vorteil
zieht, sieht die vorliegende Erfindung, die nun beschrieben wird,
die Auswahl und das Sperren von verschiedenen Prüfmodus-Steuer-(TMCNTL-)Signalen
unabhängig
in jedem Array vor.
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Nun
Bezug nehmend auf 2, wird eine schematische Darstellung
einer Vorrichtung (elektrischen Schaltung) 60 gezeigt,
die durch die vorliegende Erfindung zur Prüfung von VLSIs im Allgemeinen
und eines SDRAM im Besonderen bereitgestellt wird. Die Vorrichtung 60 ähnelt im
Wesentlichen der Vorrichtung 10 von 1, ist jedoch
in Übereinstimmung
mit der Erfindung mit einem Mittel versehen, um selektiv an die
jeweiligen Arrays eines (ebenfalls von der Erfindung vorgesehenen)
SDRAM 62 verschiedene TMCNTL-Signale anzulegen, um die
Arrays des SDRAM 62 unabhängig und/oder gleichzeitig
zu betreiben. Die Vorrichtung 60 umfasst den SDRAM 62,
welcher eine Vielzahl von Zeilen- und Spalten-Speicherpuffern 64 und 66,
Zeilen-/Spalten-Adress- und Steuer-(CNTL-)Schaltungen, die innerhalb
eines strichliert gezeichneten Rechtecks 68 dargestellt
sind, und eine Daten-Ausgabeschaltung (DQ) 70 umfasst.
Takt-(CLK-)Signale werden wie angezeigt an die jeweiligen Anschlüsse 72, 73 und 74 angelegt;
eingegebene Zeilen-(RE-)Signale und Spalten-(CE-)Signale werden
an die jeweiligen Anschlüsse 76 und 78 angelegt;
und eingegebene BANK- und Adress-(ADDR-)Signale
werden an die jeweiligen Anschlüsse 80 und 82 angelegt.
Der SDRAM 62 besitzt beispielhaft vier unabhängig adressierbare
Speicherarrays 84 (d. h. Bänke 0, 1, 2 und 3), an die über Mehrfachschaltungsbusse 86 und 88 von
den jeweiligen Zeilen- und Spalten-Speicherpuffern 64 und 66 unabhängige Adress-
und Steuersignale angelegt werden. Jedes Array 84 besitzt
jeweils einen zugehörigen
Zeilendecoder 90, einen Leseverstärker 92 und einen
Spaltendecoder 94. Ausgangssignale von jedem Array 84 werden über einen
Mehrfach schaltungsbus 96 an die Ausgabeschaltung 70 angelegt.
Die jeweiligen Zeilen- und Spalten-Speicherpuffer 64 und 66 empfangen
Signale von den Steuerschaltungen 68 über jeweilige Busse 100 und 102.
An die Zeilen- und Spalten-Speicherpuffer 64 und 66 werden
auch Prüfmodus-Steuersignale
(TMCNTL) über
die jeweiligen Busse 104 und 106 angelegt, welche
jeweilige Eingangsanschlüsse 105 und 107 besitzen. Die
TMCNTL-Signale werden hier später
genauer beschrieben.
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In Übereinstimmung
mit einem Aspekt der Erfindung ist die Vorrichtung 60 von 2 mit
einem Eingangsanschluss 110 versehen, an welchen Prüfmodus-Auswahl-(TMSEL-)Signale
(0, 1, 2, und 3) angelegt werden. Ein Mehrfachschaltungsbus 112 ist
zwischen diesem Anschluß 110 und
den jeweiligen Zeilen- und Spalten-Speicherpuffern 64 und 66 angeschlossen.
Die TMSEL-Signale
leiten ausgewählte
TMCNTL-Signale an jeweilige Speicherarrays 84 (d. h. Bänke 0, 1,
2, 3) für
die zuvor bereits erwähnten
Zwecke, wie auch hier später
noch genauer beschrieben wird. Die TMSEL-Signale sprechen Logikschaltungen
an (hier nicht dargestellt, aber später in Verbindung mit 3 beschrieben),
die ebenfalls von der Erfindung vorgesehen werden. Eine jeweilige
dieser Logikschaltungen ist jedem der Speicherarrays 84 (Bänke 0, 1,
2, 3) zugehörig.
Diese Logikschaltungen schalten auf Befehl der jeweiligen TMSEL-Signale
ausgewählte
TMCNTL-Signale zu einem oder mehreren gewünschten Arrays 84.
Im normalen Betrieb des SDRAM 62 sind die Prüfmodus-Steuer-(TMCNTL-)Signale
und die Prüfmodus-Auswahl(TMSEL-)
Signale inaktiv und die Adress- und Steuersignale werden an das
geeignete Array 84 von den Zeilen- und Spalten-Speicherpufferschaltungen 64 und 66 weitergeleitet,
um die Aktivierung der verschiedenen Arrays 84 zu steuern,
wie dies wohl bekannt ist.
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Unter
Bezugnahme auf 3 wird nun zur weiteren Illustration
der Erfindung nicht maßstabgetreu
ein Abschnitt des SDRAM 62 von 2 gezeigt.
Hier in 3 sind aus Gründen der
Einfachheit nur Abschnitte des SDRAM 62 abgebildet, und
die Arrays 84 (Bänke
0, 1, 2 und 3) sind so dargestellt, dass sie jeweilige Quadranten
eines Halbleiterchips 120 belegen. Es ist einzusehen, dass
andere Elemente (hier nicht dargestellt, siehe jedoch 2)
des SDRAM 62 ebenfalls auf dem Chip 120 gefertigt
sein können.
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Zu
jedem der Speicherarrays 84 (Bänke 0, 1, 2, 3) gehört eine
jeweilige Logikschaltung 122 (0, 1, 2, 3), die gemeinsam
mit den Prüfmodus-Auswahl-(TMSEL-)
Signalen (0, 1, 2, 3)), welche an den Eingangsanschluss 110 (siehe 2)
angelegt werden, durch die Erfindung vorgesehen wird. Wie in 3 zu
sehen, werden diese TMSEL-Signale an jede der Logikschaltungen 122 angelegt,
wie dies durch die jeweiligen Pfeile 124, 125, 126 bzw. 127 angezeigt
ist. Die Logikschaltungen 122 (in Verbindung mit 4 später genauer
beschrieben) enthalten jede eine Vielzahl von Gates (hier nicht
dargestellt), welche selektiv durch die jeweiligen TMSEL-Signale
gesteuert werden. Die Logikschaltungen 122 schalten (verbinden)
ausgewählte
Prüfmodus-Steuer-(TMCNTL-)Signale,
welche durch den Mehrfachleiterbus 128 an die Logikschaltungen 122 angelegt
werden, auf die (mit den) jeweiligen Arrays 84. Befehls-
und Steuersignale werden an die Arrays 84 über einen ADDR/CMD-Bus 130 angelegt.
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Unter
Bezugnahme auf 4 wird ein schematisches Diagramm
gezeigt, das Schaltungsdetails einer der Logikschaltungen 122(0), 122(1), 122(2), 122(3),
welche alle im Wesentlichen miteinander identisch sind, angibt.
Wie hier zu sehen ist, umfasst eine Logikschaltung 122(0) (innerhalb
eines Rechtecks 132 mit durchgezogenen Linien dargestellt),
welche zu einem der Arrays 84, nämlich Bank 0, gehört, eine
Vielzahl von "NAND"-Gates 140 (nummeriert
1, 2, 3 bis n) und eine gleiche Vielzahl von Umkehrstufen 142 (nummeriert
1, 2, 3 bis n). Jedes "NAND"-Gate 140 besitzt
einen ersten Eingangsanschluss 144, und alle diese Anschlüsse sind
gemeinsam durch einen Bus 146 verbunden. Jedes der Gates 140 besitzt
auch einen zweiten separaten Eingangsanschluss 148 und
einen Aus gangsanschluss 149, der an einen Eingang einer
separaten der Umkehrstufen 142 angeschlossen ist. Jede
der Umkehrstufen 142 besitzt einen Ausgangsanschluss 150.
Wenn die jeweiligen ersten Anschlüsse 144 der Gates 140 (z.
B. durch eine binäre "1") im "High-Zustand" gehalten werden, werden Signale, die
dann an die zweiten Anschlüsse 148 angelegt
werden, mit derselben Polarität (entweder
einer binären
1 oder 0) an die jeweiligen Ausgangsanschlüsse 150 der Umkehrstufen 142 und
von dort an die bestimmte Bank (0) des Arrays 84,
die zu der Logikschaltung 122(0) gehört, angelegt. Wenn die ersten
Eingangsanschlüsse 144 (z.
B. durch eine binäre "0") im "Low-Zustand" gehalten werden,
bleiben die Ausgangsanschlüsse 150 unabhängig von
dem Pegel des an die Anschlüsse 144 angelegten
Signals auf "Low-Pegel" (einer binären "0").
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Wie
zuvor in Verbindung mit 3 erwähnt, werden Prüfmodus-Auswahl-(TMSEL-)Signale
(0), angezeigt durch einen jeweiligen Pfeil 124, an die
Logikschaltung 122(0) angelegt. Wie hier in 4 dargestellt, werden
die TMSEL-Signale (0) an den Bus 146 der Logikschaltung 122(0) und
von dort an jeden der Anschlüsse 144 der
Gates 140 angelegt. In ähnlicher
Weise werden Prüfmodus-Steuer-(TMCNTL-)Signale
und deren entsprechende Prüfmodi,
die hier in 4 mit TM1, TM2, TM3 bis TMn
nummeriert sind, über
den Bus 128 an jede der Logikschaltungen 122 (0,
1, 2, 3) angelegt. Jeder Prüfmodus
(TM1 bis TMn) wird an den zweiten Eingangsanschluß 148 von
jeweiligen Gates 140 (1 bis n) angelegt. Wenn somit die
Eingangsanschlüsse 144 der Gates 140 durch
ein jeweiliges TMSEL-Signal im "High-Zustand" gehalten werden,
werden die Ausgangsanschlüsse 150 der
Umkehrstufen dann gesperrt, um die Prüfmodi in der sich dann ergebenden
Reihenfolge, nämlich
TM1, TM2, TM3 bis TMn, an die Bank (0) des Arrays 84 anzulegen.
Auf diese Weise wird eine programmierte Abfolge von ausgewählten Prüfmodi (z.
B. TM1 bis TMn) an alle Arrays 84 durch deren jeweilige Logikschaltungen 122 (0,
1, 2, 3) und jeweilige Prüfmodus-Auswahl(TMSEL-)Signale
(0, 1, 2, 3) angelegt.
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Die
einzelnen Elemente (z. B. Logikschaltungen und deren Gates und Umkehrstufen,
Zeilen- und Spaltendecoder, Speicherarrays, etc.) des SDRAM 62 sind
dem Fachmann wohl bekannt und werden hier nicht weiter beschrieben.
Der allgemeine Aufbau und Betrieb des SDRAM 62, mit der
Ausnahme der TMSEL-Signale (wie sie an den Anschluss 110 von 2 angelegt
werden) und dem Bereitstellen der Logikschaltungen 122,
sind ebenfalls wohl bekannt.
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Die
Prüfmodus-Steuer-(TMCNTL-)Signale
sind spezielle funktionelle Modi, die verwendet werden, um den normalen
Betrieb des SDRAM 62 während
der Wafer- oder Modulprüfung
zu verändern.
Prüfmodi
können in
drei allgemeine Klassen unterteilt werden.
- 1.)
Prüfmodi
für funktionelle
Charakteristika:
Sie verändern
die Funktions- oder Betriebseigenschaften (z. B., Ausgabekonfiguration,
I/O-Signalpegel, Impedanz eines außerhalb des Chips befindlichen
Treibers, etc.).
- 2.) Prüfmodi
für Prozesscharakteristika:
Sie
verändern
den Arraybetrieb so, dass herstellungsbedingte Defekte/minimale
Abweichungen und deren Auswirkungen auf die Arrayfunktionalität zum Vorschein
treten und entdeckt werden können.
Diese Prüfmodi
können,
wenn aktiviert, die Arraytaktsteuerung, Spannungen, DRAM-Zellen-Signalgrenzen,
etc. beeinflussen.
- 3.) Prüfmodi
zur Verringerung der Prüfzeit:
Sie
verringern die Prüfzeit
durch erhöhte
Arrayaktivierung, Datenkompression, etc.
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Die
folgende Tabelle zeigt ausgewählte
Beispiele verschiedener Prüfmodi
(von 1 bis 7 nummeriert), deren Klasse und eine kurze Beschreibung
eines jeden Modus. Die Prüfmodi
werden durch ihre Akronyme identifiziert und sind im Stand der Technik
zusammen mit ihren entsprechenden Prüfmodus-Steuersignalen (TMCNTL) wohl bekannt.
Abhängig
von der besten Eignung für
die jeweils zu prüfenden
Einrichtungen können anstelle
der angeführten
Prüfmodi
auch andere eingesetzt werden. Prüfmodi sind so konstruiert,
dass sie Defekte aufdecken und subtile Wechselwirkungen innerhalb
der Einrichtung (z. B. zwischen den Arrays 84 des SDRAM 62),
wie etwa induziertes Rauschen, Spannungswechselwirkungen, variable
Signalverzögerungen etc.,
die in einer Einrichtung vorliegen und bei der herkömmlichen
Prüfung
ansonsten unentdeckt bleiben, zeigen.
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Durch
Kombinieren der Array- oder Bankauswahladressen mit Prüfmodusaktivierungsbefehlen
können
die TMSEL-Signale erzeugt werden, die an den Anschluss 110 (2)
und von dort an die Logikschaltungen 122 (4)
angelegt werden sollen. Durch Anlegen der TMSEL-Signale an den Anschluss 110 kann
jede Kombination der vier Arrays 84 des SDRAM 62 in
beliebige gewünschte
Prüfmodi
(wie etwa in der obigen Tabelle illustriert) programmiert werden,
um dessen normalen Betrieb zu verändern oder nicht zu verändern.
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Eine
derartige Fähigkeit
zum vielseitigen Betrieb kann dann verwendet werden, um zum Beispiel
selektiv eine beliebige Klasse "Prozesscharakteristika" der "Prüfmodi" unabhängig in
jedem Array 84 des SDRAM 62 zu aktivieren. Dies
ermöglicht
dann die Verwendung des Chips 120 als ein höchst flexibles
und effizientes Werkzeug für
die Beschreibung subtiler Prozessfehler, wie Schwankungen der Linienbreite über den
Chip hinweg (across chip linewidth variation, ACLV) sowie subtiler
Fehlerverteilungen auf Basis der Position. Ein Beispiel dafür ist die
Beschreibung von Arraybetriebsgrenzen, während der Chip in einem Bank-"Ping-Pong"-Modus aktiviert
ist. In diesem Betriebsmodus werden Arraybänke der Reihe nach aktiviert, Daten
werden geholt oder gespeichert, und jede Bank wird geschlossen und
für die
darauffolgende Aktivierung wiederhergestellt. Dieser Betrieb erzeugt
das meiste innere Chipspannungsrauschen. Eine weitere Anwendung
dieser Erfindung besteht darin, "tmwlset" (Prüfmodus Nr.
3 in der obigen Tabelle) selektiv in einem oder mehreren Arrays 84 auf
einen sich von den anderen unterscheidenden Wert zu setzen. Dies
erlaubt die Darstellung des lokalen Leistungsbusrauschens in einem
gegebenen Array 84, während
die anderen Arrays ihre normalen Betriebsgrenzen aufrechterhalten.
Im Gegensatz dazu wird im Stand der Technik (z. B. der Vorrichtung 10 von 1)
gleichzeitig der Betrieb aller Speicherarrays verändert, und
dies verdeckt einige der eher subtilen, aber dennoch vorhandenen
Prozessgrenzen und verhindert deren Entdeckung und Korrektur.
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Die
vorliegende Erfindung erlaubt auch die Entwicklung von flexibleren
Prüf- und
Burn-in-Verfahren. Zum Beispiel erlaubt es die Erfindung, aus hunderten
von möglichen
Prüfmodussignalen
jene auszuwählen, die
am besten zur Prüfung
einer bestimmten Einrichtung, wie etwa des SDRAM 62, geeignet
sind. In früheren Burn-in-Verfahren
wird nur eines der Speicherarrays (z. B. die Bank "0") zu einem gegebenen Zeitpunkt aktiviert,
der Rest der Arrays befindet sich im Standby. Doch durch diese Erfindung
kann der Prüfmodus "tmwlall" (Nr. 5 in der obigen
Tabelle) an inaktive Arrays des SDRAM 62 angelegt werden,
wodurch alle jeweiligen Wortleitungen (WLs) auf "High-Pegel" gesetzt werden. Dies belastet dann
die inaktiven Arrays mit einer Gleichspannung, während das andere Array mit
einer Wechselspannung belastet wird. Wenn die Wechselspannungsbelastung
in dem aktiven Array abgeschlossen ist, kann dieses Array dann im
Burn-in-Modus der Gleichspannungsbelastung aktiviert werden, und
eines der zuvor mit Gleichspannung belasteten Arrays wird dann deaktiviert
und im Modus der Wechselspannungsbelastung wieder aktiviert. Auf
diese Weise empfangen die vier Arrays 84 des SDRAM 62 eine
Gleichspannungs- und eine Wechselspannungsbelastung in einem geringeren
Zeitabstand, als dies der frühere
Stand der Technik erlaubt.
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Die
in der obigen Tabelle angeführten
Prüfmodi
werden nur beispielhaft angegeben. Andere solche Prüfmodi (und
deren entsprechende TMCNTL-Signale) mögen dem Fachmann in den Sinn
kommen und können
verwendet werden, ohne vom Geist oder dem Schutzbereich der Erfindung
abzuweichen. Die Erfindung ist nicht auf eine bestimmte Größe des SDRAM
(z. B. 256 MB) und nicht auf die ausschließliche Verwendung bei SDRAMs
beschränkt,
sondern kann bei anderen VLSI-Einrichtungen verwendet werden. Die
Erfindung ist sowohl während
der Produktentwicklung als auch während des Burn-in von Produktionsteilen
nützlich.
