KR20030016240A

KR20030016240A - 초대규모집적회로의 테스트, 수율 및 성능을 향상시키기위한 장치 및 방법

Info

Publication number: KR20030016240A
Application number: KR1020027012546A
Authority: KR
Inventors: 갈마르틴; 엘리스웨인; 미야모토신이지; 요시하라마사히로
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션; 인피니언 테크놀로지스 노쓰 아메리카 코포레이션; 가부시끼가이샤 도시바
Priority date: 2000-03-23
Filing date: 2001-03-15
Publication date: 2003-02-26
Also published as: KR100743292B1; EP1273010A2; US6320803B1; WO2001071726A3; TW511091B; DE60103635T2; WO2001071726A2; DE60103635D1; EP1273010B1

Abstract

동기식 디램(SDRAM)과 같은 초대규모집적회로(VLSI)의 테스트를 향상시키고 보다 효율적으로 테스트하고 제품의 성능 및 수율을 향상시키는 방법 및 장치가 제공된다. 이러한 방법은 디바이스의 각각의 어레이 또는 뱅크가 테스트 모드 신호의 개별 시퀀스로 선택적으로 테스트되게하는 스위칭 회로를 상기 디바이스에 제공하여 상기 디바이스의 전체적인 성능에 원치않는 제한, 상호영향 및 결함을 식별하는 단계, 테스트 모드 신호를 수정하기 위해 얻어지고 디바이스의 설계를 향상시키기 위해 지시되는 정보를 사용하는 단계 및 최적화된 테스트 방법을 제품 디바이스의 고온검사동안 사용하는 단계를 포함한다. 테스트 성능을 향상시키기 위해 VLSI 디바이스에 논리회로가 추가된다.

Description

초대규모집적회로의 테스트, 수율 및 성능을 향상시키기 위한 장치 및 방법{METHOD AND APPARATUS FOR IMPROVING THE TESTING, YIELD AND PERFORMANCE OF VERY LARGE SCALE INTEGRATED CIRCUITS}

최근에, 동적 랜덤 액세스 메모리(DRAM) 디바이스의 밀도가 급격히 증가하였다. 오늘날, 영역이 수십 제곱 밀리미터인 단일 칩 상에 64 메가비트(MB) 디바이스를 실장하는 것은 일반화 되었고, 100 제곱 밀리미터 이하의 영역에 256 MB 디바이스를 실장할 수 있게 되었다. 동작 속도 또한 50 MHz에서 500 MHz이상으로 증가하였다.

초기의 DRAM 시스템에서, 메모리 컨트롤러로 또는 메모리 컨트롤러로부터의 데이터 전송은 컨트롤러 동작의 기준이 되는 시스템 클록과는 비동기되었다. 그러나, 보다 고속의 시스템에서, DRAM에 대한 모든 타이밍 파리미터가 특정 속도 정렬(sort)에 대처하여야 한다는 점에서 문제가 발생한다. 다시 말하면, 임의의 타이밍 파라미터를 대처하는 것을 빠뜨리거나 실패함으로써 시스템의 초고속부를 더 느린 액세스 빈으로 하향 정렬할 수 있다. 이러한 문제점으로 인해 메모리 컨트롤러의 커맨드 인터페이스와 매우 유사한 커맨드 인터페이스와 입력 어드레스를 갖도록 설계된 동기식 디램(SDRAM)을 개발하게 되었다. SDRAM은 시스템 클록을 사용하여 메모리 컨트롤러와 DRAM 어레이 간을 동기화하는 메모리 유닛의 분류이다. 동작 주파수와 클록 사이클당 전송되는 비트 수에 근거하여, SDRAM은 이전 DRAM보다 실질적으로 대역폭을 증가시킬 수 있다.

현재의 SDRAM 제품 및 VLSL은 일반적으로 기능이 복잡하게 되고 공정이 빠르게 증가함으로 인해, 매우 효율적인 테스트 방법론에 대한 필요성이 대두되었다. 이러한 요구사항은 제품의 기술 및 디자인 개발 단계동안 제품에서 발생하는 미묘한 공정 및 설계의 상호영향(interaction)을 밝혀서 특징지을 필요성에 의해 나타나게 된다. 또한, 제품이 일정자격을 만족하게 되면, 제조과정에서 코드 신호 개발, 공정 학습 및 수율 및 제품 향상에 대하여 정확한 테스트 방법론이 요구된다. 이후에 설명되는 본 발명은, 예를 들면, 256 MB SDRAM상의 "테스트 모드(Test Mode)" 구조를 구현하기 위해 사용되는 기술을 설명할 것이다. 그러나, 본 발명은 일반적으로 VLSI 제품뿐만 아니라 다른 제품에도 적용가능하며, 단지 SDRAM에 제한되는 것은 아니다.

관행적으로, SDRAM 같은 대상 제품이 공장으로부터 선적되기 전에 테스트 기간에 "고온검사(burn-in)"를 한다. 이러한 제품에 인공적으로 스트레스를 주기위해 정규 전압 및 온도보다 실질적으로 높은 전압 및 온도에서 고온검사를 수행함으로써 실제동작에서 아마도 결함이 발생할 수 있는 디바이스를 제거하게 된다. 고온검사 기간은, 예를 들면, 256 MB SDRAM의 경우에, 16시간까지 걸린다. 고온검사 기간동안 개개의 디바이스에 인가되는 다양한 테스트 신호가 사용되어 주어진 디바이스의 충분하지 않거나 또는 적당하지 않은 동작, 예를 들면, 이러한 디바이스내의 물리적 및/또는 전기적 조건에서의 미세 결함 또는 변경에 기인하는 동작을 발견하게 된다. 고온검사에 요구되는 실질적인 시간의 양을 줄이고 또한 보다 효율적인 테스트 신호와 그 신호를 더 좋은 방법으로 각 디바이스(예를 들면, SDRAM)에 인가하여 다양한 메모리 어레이 또는 섹션 간의 디바이스 내에 있는 바람직하지 않은 성능의 상호영향 또는 결함을 밝혀내는 것이 바람직하다. 본 발명은 일반적으로는 VLSI, 특정하게는 SDRAM에 대한 향상된 테스트 방법을 제공할 뿐만 아니라 이러한 방법으로 부터의 향상된 제품을 제공한다.

본 발명은 동기식 디램(SDRAM)과 같은 초대규모집적회로를 테스트하고 성능을 향상시키는 향상된 시스템 및 그 디바이스 자체에 관한 것이다.

도 1은 종래의 동기식 디램(SDRAM)과 같은 VLSI 디바이스를 테스트하기 위한 종래 장치(전자회로)의 개략도이다.

도 2는 향상된 SDRAM과 같은 VLSI 디바이스를 테스트하기 위해 본 발명에 의해 제공되는 장치(전자회로)의 개략도이다.

도 3 은 본 발명에 따라 제공되는 도 2의 SDRAM의 일부의 내부 접속 및 추가의 회로를 도시하는 개략적인 회로도이다.

도 4는 도 3의 회로의 일부의 임의의 소자를 도시하는 개략도이다.

본 발명의 양상에 따라, 종래 형식의 내부 메모리 어레이 또는 뱅크 및 본 발명에 의한 특별히 더해지는 논리회로(LOGIC CKT)를 갖는 동기식 디램(SDRAM)이 제공된다. 각각의 "테스트 모드 선택(test mode select:TMSEL)" 신호에 의해 제어되는 이러한 논리회로에 의해 또한 동시에 어레이에 인가되는 "테스트 모드 제어(test mode control:TMCNTL)" 신호에 의해 어레이가 선택적으로 활성화된다. 결과적으로, SDRAM의 각각의 메모리 뱅크는 TMCNTL 신호의 시퀀스에 따라 선택적으로 그리고/또는 동시에 동작될 수 있는데, 여기에서 TMCNTL 신호의 시퀀스는 어레이 또는 뱅크 간의 미묘한 상호영향, 예를 들면, 유도 잡음, 전압의 상호영향, 가변 신호 지연, 및 종래의 테스트에서는 분명하지 않은 기타 바람직하지 않은 상태를 밝혀내도록 디자인되어 있다. 상호영향을 제거하거나 최소화하고 보다 좋은 제품을 제공하기 위해, 개발하는 동안 그러한 상호영향을 인지한다는 것은 SDRAM의 레이아웃 또는 설계를 수정하는데 유용하다. 더우기, SDRAM의 어레이가 독립적으로 그리고/또는 동시에 테스트될 수 있기 때문에, 고온검사의 기간이 종래의 배열에 비하여 상당히 단축될 수 있다.

제 1 장치의 양상에서, 본 발명은 디바이스를 테스트하는 장치와 관련이 있다. 이러한 장치는 복수개의 어레이 또는 뱅크, 각각의 테스트 모드 신호로 어레이를 선택적으로 활성화하기 위해 어레이에 연결된 회로 수단을 포함한다. 테스트 수단은 테스트 모드 신호 각각의 시퀀스를 회로수단을 통하여 각각의 어레이에 개별적으로 인가하고 동시에 그들 모두에 인가하여 어레이간에 결함 또는 바람직하지 않은 상호영향이 있는지를 밝혀낸다. 입력-출력 수단은 데이터를 디바이스로 그리고 디바이스로부터 전송한다.

제 2 장치의 양상에서, 본 발명은 디바이스를 테스트하는 장치와 관련이 있다. 이러한 장치는 복수개의 어레이 또는 뱅크를 갖는 디바이스, 어드레스 및 커맨드 신호를 디바이스에 인가하는 수단, 어레이에 연결되어 각각의 테스트 모드 신호로 어레이를 선택적으로 활성화하는 회로수단, 테스트 수단 및 입력-출력 수단을 포함한다. 테스트 수단은 테스트 모드 신호 각각의 시퀀스를 회로수단을 통하여 각각의 어레이에 개별적으로 인가하고 동시에 그들 모두에 인가하여 어레이간에 결함또는 바람직하지 않은 상호영향이 있는지를 밝혀낸다. 입력-출력 수단은 데이터를 디바이스로 그리고 디바이스로부터 전송한다.

제 3 장치의 양상에서, 본 발명은 복수개의 메모리 어레이를 갖는 초대규모집적회로(VLSI) 디바이스와 관련되어 있다. 이러한 디바이스는 반도체 칩상에 간격을 두고 떨어져 있는 복수개의 어레이, 커맨드 및 제어 신호를 디바이스의 어레이에 인가하는 커맨드 및 제어 수단, 어레이에 연결되어 각각의 테스트 모드 신호로 어레이를 선택적으로 활성화하는 회로수단, 테스트 수단 및 입력-출력 수단을 포함한다. 테스트 수단은 테스트 모드 신호 각각의 시퀀스를 선택된 어레이 또는 어레이에 회로수단을 통하여 인가하여 어레이간에 결함 또는 바람직하지 않은 상호영향이 있는지를 밝혀낸다. 입력-출력 수단은 데이터를 디바이스로 그리고 디바이스로부터 전송한다.

제 4 장치의 양상에서, 본 발명은 동기식 디램(SDRAM) 디바이스와 관련이 있다. 이러한 장치는 반도체 칩의 사분면에 각각 위치된 메모리 어레이, 커맨드 및 제어 신호를 디바이스에 인가하기 위한 수단, 디바이스의 동작을 외부장치와 동기시키기 위해 디바이스에 클록신호를 인가하는 클록수단 및 논리회로 수단을 포함한다. 논리회로 수단은 어레이에 연결되어 각각의 테스트 모드 제어(TMCNTL) 신호를 사용하여 바람직한 테스트 모드 시퀀스로 어레이를 선택적으로 활성화시킨다. 디바이스는 또한 TMCNTL 신호를 논리회로 수단에 인가하는 수단 및 테스트 모드 선택(TMSEL) 신호를 논리회로 수단에 인가하는 테스트 수단을 포함하여 어레이의 임의의 조합이 테스트 모드 제어(TMCNTL) 신호와 TMSEL 신호에 의해 임의의 바람직한 테스트 모드 시퀀스로 활성될 수 있어 디바이스에 결함이 있는지 또는 어레이간에 바람직하지 않은 상호영향이 있는지를 밝혀낸다. 디바이스는 또한 데이터를 어레이로 그리고 어레이로부터 전송하는 입력-출력 수단을 포함한다.

제 1 공정 양상에서, 본 발명은 디바이스를 테스트하는 방법과 관련이 있다. 이러한 방법은 각각의 테스트 모드 신호의 시퀀스를 사용하여 디바이스의 각각의 어레이 또는 뱅크가 선택적으로 테스트되게 하는 스위칭 회로를 디바이스에 제공하여 디바이스의 전체적인 성능에서 원치 않는 제한 및 상호 영향을 식별하는 단계, 획득된 정보를 이용하여 테스트 모드 신호를 개발하고 지시되는 대로 디바이스 그 자체의 설계를 향상시키는 단계, 및 이전 단계를 반복하여 테스트 방법과 그 자체의 디바이스를 최적화하는 단계를 포함한다.

제 2 공정 양상에서, 본 발명은 반도체 칩상에 떨어져서 위치된 복수의 메모리 어레이를 갖는 동기식 디램(SDRAM)을 테스트하는 방법에 관한 것이다. 이러한 방법은 일련의 테스트 모드 제어(TMCNTL) 신호를 메모리에 인가하는 단계, 테스트 모드 선택(TMSEL) 신호를 메모리에 인가하여 TMCNTL 신호를 프로그래밍된 시퀀스로 각각의 메모리 어레이에 인가하는 단계, 각각의 메모리 어레이로부터 얻어진 출력 신호로부터 디바이스의 성능에 원치 않는 제한요소, 바람직하지 않은 상호 영향 및 결함이 있는지를 결정하는 단계, 및 이전 단계를 반복하여 테스트 방법 및 그 자체 디바이스를 최적화시키는 단계를 포함한다.

제 3 공정 양상에서, 본 발명은 반도체 칩상의 각각의 위치에 위치된 복수의 개별 섹션을 갖는 디바이스를 테스트하는 방법에 관한 것이다. 이러한 방법은, 디바이스의 성능에 원치 않는 제한요소, 바람직하지 않은 상호 영향 및 결함이 있는지를 가장 잘 결정할 수 있을 것 같은 테스트 모드의 시퀀스와 그 해당 테스트 모드 제어(TMCNTL) 신호를 선택하는 단계, TMCNTL 신호를 디바이스에 인가하는 단계, 테스트 모드 선택(TMSEL) 신호의 프로그래밍된 시퀀스를 디바이스에 동시에 인가하여 바람직한 시퀀스 및 조합의 TMCNTL 신호로 각각의 섹션을 선택적으로 활성화시키는 단계, 디바이스의 각각의 섹션으로부터 얻어진 출력 신호로부터 다양한 테스트 모드 중 어느 모드가 디바이스를 평가하는데 가장 적합한지를 결정하는 단계, 및 기타 실질적으로 동일한 디바이스를 테스트할 때 이전 단계를 반복하여 테스트 방법 및 그 자체의 디바이스를 최적화시키는 단계를 포함한다.

본 발명의 이해와 잇점은 첨부된 도면을 참조하여 다음의 설명 및 청구범위로부터 잘 이해될 것이다.

도 1을 참조하면, 동기식 디램(synchronous dynamic random access memory:SDRAM) 및 유사한 초대규모집적회로(VLSI) 같은 종래의 디바이스를 테스트하기 위한 내부 회로 연결이 도시되어 있다. 그러한 장치의 구조 및 동작은 당업자에게는 공지되어 있으며 여기에서는 단지 간략히 설명될 것이다. 장치(10)는 복수개의 행 및 열 래치 버퍼(14, 16), 점선으로된 사각형(18)내에 도시된 행/열 어드레스 및 제어(CNTL) 회로, 및 데이터 출력 회로(DQ:20)를 포함한다. 클록(CLK) 신호가 각각의 단자(22, 23 및 24)에 인가된다. 입력 행(RE) 신호 및 열(CE) 신호가 각각의 단자(26, 28)에 인가된다. 그리고, 입력(BANK) 및 어드레스(ADDR) 신호가 각 단자(30, 32)에 인가된다. 예를 들면, SDRAM(12)은 독립적으로 어드레스가 가능한 네개의 메모리 어레이(즉, 뱅크 0, 1, 2 및 3)를 구비하는데, 이것은 각각의 행 및 열 래치 버퍼(14, 16)로부터 다중 회로 버스(36, 38)를 경유하여 인가되는 독립적인 어드레스 및 제어 신호를 갖는다. 각각의 어레이(34)는 각각의 행 디코더(40), 감지 증폭기(42) 및 열 디코더(44)와 관련되어 있다. 각 어레이(34)로부터의 출력 신호는 다중회로 버스(46)를 경유하여 출력회로(20)에 인가된다. 각각의 행 및 열 래치 버퍼(14, 16)는 각각의 버스(50, 52)를 경유하여 제어회로(18)로부터의 신호를 수신한다. 행 및 열 래치 버퍼(14, 16)는 또한 각각의 입력 단자(55, 57)를 갖는 각각의 버스(54, 56)를 경유하여 테스트 모드 제어(TMCNTL) 신호를 수신한다.

SDRAM 어레이(34)는 일반적으로 직사각형인 칩의 물리적인 사사분면(도시 생략)으로 고려될 수 있다. 칩상의 영역 위에 이격되어 있어, 칩상의 상이한 위치 때문에 어레이(34)의 전기적 및 물리적 특성에 미묘한 변화가 있을 수 있다. 그러한 변화는 준 최적 설계(예를 들면, 전기적 신호 또는 전력 라우팅) 또는 공정에서 유도된 비균일성에 의해 발생될 수 있는데, 이것은 수율 학습 과정에서의 설계 및/또는 공정으로 점차적으로 조절될 수 있다.

계속하여 도 1을 참조하면, 전술한 각각의 어레이(34)는 자신의 독립적인 행 디코더와 열 디코더를 구비한다. 이러한 회로에서, 다른 뱅크(예를 들면, 뱅크 1, 2, 3)가 동작하고 있는동안 특정 메모리 어레이(34), 예를 들면, 뱅크 "0"의 적당한 활성화를 유지하기 위해 어드레스 및 제어신호가 래치될 수 있다. 이러한 구조의 이점을 얻기 위해, 본 발명은, 이제 설명될, 다양한 테스트 모드 제어(TMCNTL) 신호를 선택하고 래칭하는 것을 각각의 어레이에 독립적으로 제공한다.

도 2를 참조하면, 일반적으로 VLSI 및 더 상세하게는 특히 SDRAM를 테스트하기 위하여 본 발명이 제공하는 장치(전자회로:60)의 개략도가 도시되어 있다. 장치(60)는 일반적으로 도 1의 장치(10)와 유사하지만 본 발명에 따라 SDRAM의 어레이(62)를 독립적으로 그리고/또는 동시에 동작시키기 위해 TMCNTL 신호중 하나를 다양하게 SDRAM(62)의 각각의 어레이에 선택적으로 인가하는 수단이 제공된다. 장치(60)는 복수의 행 및 열 래치 버퍼(64), 점선으로 표시된 사각형(68)내에 도시된 행/열 어드레스 및 제어(CNTL) 회로, 및 데이터 출력 회로(DQ:70)를 포함한다. 클록(CLK) 신호가 각각의 단자(72, 73 및 74)에 인가되고, 입력 행(RE) 신호 및열(CE) 신호가 각가의 단자(76, 78)에 인가되며 입력 뱅크(BANK) 및 어드레스(ADDR) 신호가 각각의 단자(80, 82)에 인가된다. 예를 들면, SDRAM(62)은 독립적으로 어드레스지정이 가능한 네개의 메모리 어레이(84: 즉, 뱅크 0, 1, 2 및 3)를 포함하는데, 이것은 각각의 행 및 열 래치 버퍼(64, 66)로부터 다중 회로 버스(86, 88)를 경유하여 인가되는 독립적인 어드레스 및 제어 신호를 갖는다. 각각의 어레이(84)는 각각의 행 디코더(90), 감지 증폭기(92) 및 열 디코더(94)와 관련되어 있다. 각각의 어레이(84)로부터의 출력 신호가 다중 회로 버스(96)를 경유하여 출력 회로(70)에 인가된다. 각각의 행 및 열 래치 버퍼(64, 66)는 각각의 버스(100, 102)를 경유하여 제어회로(68)로부터의 신호를 수신한다. 행 및 열 래치 버퍼(64, 66)는 또한 각각의 입력 단자(105, 107)를 갖는 각각의 버스(104, 106)를 경유하여 테스트 모드 제어 신호(TMCNTL)를 수신한다. TMCNTL 신호는 이후에 더 상세하게 설명된다.

본 발명의 일 양상에 따라, 도 2의 장치(60)에는 테스트 모드 선택(TMSEL) 신호(0, 1, 2 및 3)가 인가되는 입력 단자(110)가 제공된다. 다중회로 버스(112)는 단자(110)과 각각의 행 및 열 래치 버퍼(64, 66) 사이에 접속되어 있다. TMSEL 신호는, 전술하고 이후에 상세히 설명되는 바와 같이, TMCNTL 신호중 선택된 신호를 메모리 어레이(84)중의 각각의 하나에 전송한다. TMSEL 신호는 여기에서는 도시되진 않았지만 도 3에 설명되고 본 발명에 의해 제공되는 논리회로를 구동시킨다. 그러한 논리 회로 중 각각의 하나는 각각의 메모리 어레이(84: 뱅크 0, 1, 2, 3)와 관련이 있다. 각각의 TMSEL 신호에 응답하여 이러한 논리회로는 TMCNTL 신호중 선택된 신호를 어레이(84) 중 원하는 하나 또는 여러개로 스위칭한다. SDRAM(62)의 정상동작에서, 테스트 모드 제어(TMSNTL) 신호 및 테스트 모드 선택(TMSEL)는 인액티브되고 어드레스 및 제어 신호는 지연되어 행 및 열 래치 버퍼 회로(64, 66)로부터 적당한 어레이로 전송되고, 공지된 바와 같이 다양한 어레이(84)의 동작을 제어한다.

도 3을 참조하면, 도 2의 SDRAM(62)의 일부가 본 발명의 추가의 예시적으로 도시되어 있는데, 축적을 고려하지는 않았다. 여기에서는 설명을 단순화하기 위해 단지 SDRAM(62)의 일부만을 도시하였고, 또한 반도체 칩(120)의 각각의 사분면을 점유하는 어레이(84)(뱅크 0, 1, 2 및 3)을 도시하였다. SDRAM(62)의 기타 소자(여기에서는 도시되지 않았지만, 도 2에는 도시됨)가 칩(120) 상에 또한 제조될 수 있다는 것이 이해될 것이다.

입력 단자(110, 도 2 참조)에 인가되는 테스트 모드 선택(TMSEL) 신호(0, 1, 2, 3)과 결합하여 본 발명에 의해 제공되는 각각의 하나의 논리 회로(122: 0, 1, 2, 3)가 각각의 메모리 어레이(84)(뱅크 0, 1, 2, 3)와 연관되어 있다. 도 3에 도시된 바와 같이, 이러한 TMSEL 신호는 각각의 화살표(124, 125, 126 및 127)로 지시되는 바와 같이 각각의 논리 회로(122)에 인가된다. 논리 회로(122: 이후 도 4와에서 더 상세하게 설명됨) 각각은 TMSEL 신호 각각에 의해 선택적으로 제어되는 복수의 게이트(여기서는 도시 생략됨)를 포함한다. 논리 회로(122)는 다중 컨덕터 버스(128)에 의해 논리 회로(122)에 인가되는 테스트 모드 제어(TMCNTL) 신호 중 선택된 신호를 각가의 어레이(84)로 스위칭(접속)한다. 커맨드 및 제어 신호는ADDR/CMD 버스(130)를 경유하여 어레이(84)에 인가된다.

도 4를 참조하면, 논리 회로(122(0), 122(1), 122(2), 122(3)) 중 하나의 상세도를 개략적으로 도시하였는데, 이 논리회로들은 실질적으로 서로 동일하다. 여기에 도시된 바와 같이, 어레이(84) 중 하나, 즉 뱅크(0)와 관련된 논리 회로(122(0): 실선으로 표시된 사각형(132)내에 도시됨)는 복수개의 "NAND" 게이트(140:1, 2, 3,...,n으로 번호가 매겨짐)와 유사하게 복수개의 인버터(142:1, 2, 3,...,n으로 번호가 매겨짐)를 포함한다. 각각의 "NAND" 게이트(140)는 제 1 입력 단자(144)를 구비하며, 모든 제 1 단자는 버스(146)에 공통으로 접속되어 있다. 게이트(140) 각각은 제 2의 개별 입력 단자(148) 및 인버트(142) 각각의 입력단자에 접속된 출력 단자(149)를 구비한다. 각각의 인버터(142)는 출력 단자(150)를 구비한다. 게이트(140)의 각각이 제 1 단자(144)가 "하이(high)"(예를 들면, 이진수로 "1")일때, 다음에, 제 2 단자(148)에 인가되는 신호는 인버터(142)의 각각의 출력 단자(150)에 동일한 극성(이진수로 1 또는 0)으로 논리 회로(122(0))와 관련된 특정 어레이(84) 뱅크(0)에 접속된다. 제 1 입력 단자(144)가 "로우(low)"(예를 들면, 이진수로 "0")일 때 , 출력 단자(150)는 단자(144)에 인가되는 신호의 레벨과는 독립적으로 "로우"(이진수로 0)로 유지된다.

도 3과 관련지어 상술한 바와 같이, 각각의 화살표(124)로 지시된 테스트 모드 선택(TMSEL(0)) 신호는 논리 회로(122(0))에 인가된다. 도 4에 도시되는 바와 같이, TMSEL(0) 신호는 논리 회로(122(0))의 버스(146)에 인가되어 게이트(140)의 각각의 모든 단자(144)에 인가된다. 유사하게, 테스트 모드 제어(TMCNTL) 신호 및그 해당 테스트 모드(도 4에서는 TM1, TM2, TM3,...,TMn으로 번호가 매겨짐)가 번스(128)를 경유하여 각각의 논리 회로(122(0, 1, 2, 3))에 인가된다. 각각의 테스트 모드(TM1 내지 TMn)는 게이트(140(1 내지 n)) 중의 각각의 제 2 입력 단자(148)에 인가된다. 따라서, 게이트(140)의 입력 단자(144)가 각각의 TMSEL 신호에 의해 "하이"로 유지될 때, 인버터의 출력 단자(150)는 래치되어 시퀀스, 즉 TM1, TM2, TM 3 내지 TMn으로 발생하는 테스트 모드를 어레이(84) 뱅크(0)로 인가한다. 이러한 방식으로, 선택된 테스트 모드(예를 들면, TM1 내지 TMn)의 프로그래밍된 시퀀스는 어레이 각각의 논리 회로(122(0, 1, 2, 3)) 및 각각의 테스트 모드 선택(TMSEL) 신호(0, 1, 2, 3)를 통하여 모든 어레이(84)에 인가된다.

SDRAM(62)의 각각의 소자(예를 들면, 논리 회로 및 그것의 게이트 및 인버터, 행 및 열 디코더, 메모리 어레이등)는 당업자에게는 공지되어 있으며, 여기에서는 더 설명하지 않는다. (도 2의 단자(110)에 인가되는) TMSEL 신호 및 논리 회로(122)의 동작을 제외하고는 SDRAM(62)의 전체적인 구조 및 동작 또한 공지되어 있다.

테스트 모드 제어(TMCNTL) 신호는 웨이퍼 또는 모듈 테스트 동안 SDRAM(62)의 정상 동작을 변경하기 위해 사용되는 특정한 기능 모드이다. 테스트 모드는 세개의 일반적인 클래스(class)로 분류될 수 있다.

1) 기능 특성화 테스트 모드(Functional Characterization Test Modes):

이 모드는 기능 또는 동작 특성(예를 들면, 출력 구성, I/O 신호 레벨, 오프-칩 드라이버 임피던스 등)을 변경한다.

2) 공정 특성화 테스트 모드(Process Characterization Test Mode):

이 모드는 공정 결함/주변성 및 그것 어레이 기능에 미치는 영향이 활성화되고 스크린될 수 있는 어레이 동작을 변경한다. 이 모드가 활성화 될 때, 어레이 타이밍, 전압, DRAM 셀 신호 마진등에 영향을 미칠 수 있다.

3) 테스트 타임 감소 테스트 모드(Test time reduction Test Modes):

이 모드는 증가된 어레이 활성화, 데이터 압축 등으로 테스트 시간을 감소시킨다.

다음의 표에는 다양한 테스트 모드의 선택된 예(1 내지 7로 번호가 매겨짐), 그것의 클래스 및 각각의 간단한 설명이 주어진다. 테스트 모드는 그것의 두문자(acronym)로 식별되며, 해당 테스트 모드 제어(TMCNTL) 신호에 따라 당분야에서는 공지되어 있다. 상기에 언급된 테스트 모드에 덧붙여 다른 테스트 모드가 테스트될 디바이스에 적절하게 사용될 수 있다. 테스트 모드는 결함을 밝혀내고 디바이스 내의 (예를 들면, SDRAM(62)의 어레이(84) 간에) 미묘한 상호영향, 예를 들면, 디바이스에는 존재하지만, 종래의 테스트에서는 분명하게 밝히지 못한 유도 잡음, 전압 상호영향, 가변 신호 지연등을 보여주도록 설계된다.

	테스트 모드	클래스	설명
1	tmx	기능	웨이퍼 테스트; 칩은 x8(16비트 대신 8비트 워드로)로 동작I/O 신호 회로의 잡음 테스트
2	tmsstl	기능	웨이퍼/모듈 테스트;lvttl=>sstl(로우 레벨 또는 하이 레벨) 신호I/O 신호 옵션 테스트
3	tmwlset	공정	웨이퍼/모듈 테스트;워드라인(WL)을 SETT신호 개발 시간 변경
4	tmvlblb	공정	웨이퍼/모듈 테스트; 어레이 동작 전압 감지 증폭기 마진, 셀 답신 레벨
5	tmwlall	공정	웨이퍼 테스트; 모든 WL 턴온어레이 구조의 DC 전압 스트레스
6	tmcompxl	테스트 시간 감소	웨이퍼/모듈 테스트; 1 출력 압축; 병렬로 테스트되는 칩 증가
7	tm4xwl	테스트 시간 감소	웨이퍼/모듈 테스트; 4xWLs 활성화4x 어레이 활성화

어레이 또는 뱅크 선택 어드레스를 테스트 모드 활성화 커맨드와 결합함으로써, 단자(110)(도 2) 및 논리 회로(122)(도 4)에 인가되는 TMSEL 신호가 생성된다. 단자(110)에 TMSEL 신호를 인가함으로써, SDRAM(62)의 네개의 어레이(84)의 임의의 결함이 그것의 정상 동작을 변경하거나 또는 변경하지 않기 위해 임의의 바람직한 테스트 모드(상기 표에 도시된 바와 같이)로 프로그래밍될 수 있다.

그러한 다양한 동작 능력은, 예를 들면, SDRAM(62)의 각각의 어레이에서 "테스트 모드"의 클래스와는 독립적으로 임의의 "공정 특성"을 선택적으로 활성화하기 위해 사용될 수 있다. 이것은 위치에 기반한 미묘한 결함 분포 뿐만 아니라 교차-칩-라인-폭-변화(across-chip-line-width-variatin:ACLV)과 같은 미묘한 공정 결함의 특성화를 위해 매우 유연하고 효율적인 장치로써 칩(120)을 사용할 수 있게 한다. 이러한 예로써, 칩이 뱅크 "핑퐁(Ping-Pong)" 모드에서 활성화되는 동안 어레이 동작 마진의 특성이 있다. 이러한 동작 모드에서, 어레이 뱅크는 연속적으로 활성화되고, 데이터가 페치(fetch)되거나 또는 저장되고 각각의 뱅크가 연속적인 활성화에 대하여 재저장되거나 폐쇄된다. 이러한 동작은 가장 내부의 칩-전압 잡음을 생성한다. 본 발명의 다른 응용예로는 서로 상이한 값에서 하나 이상의 어레이(84)에 "tmwlset"(상기 표에서 테스트 모드 3번)을 선택적으로 설정하는 것이 있다. 이것은 다른 어레이가 정상 동작 마진을 유지하고 있는 동안 주어진 어레이(84)에서 국부 전력 버스 잡음을 특성화할 수 있게 한다. 대조적으로, 종래기술(예를 들면, 도 1의 장치(10))은 모든 메모리 어레의 동작을 동시에 시프트하는데, 이것은 더 미묘하지만 우세한 공정 마진성을 발견하고 수정하는데 걸림돌이 된다.

본 발명으로 보다 유연한 테스트와 고온검사 방법을 개발할 수 있다. 예를 들면, 본 발명은 수백개의 가능한 테스트 모드 신호중에서 SDRAM(62)과 같은 특정 디바이스를 테스트하는데 가장 적합한 선택할 수 있다. 종래의 고온검사 방법은 메모리 어레이 중 단지 하나(예를 들면, 뱅크"0")가 주어진 시간에 활성화되고, 다른 어레이는 대기상태에 있게 된다. 그러나 본 발명에서의 테스트 모드"tmwlall" (상기 표에서 5번)는 모든 각각의 워드라인(WL)을 하이로 충전하면서 SDRAM(62)의 비활성 어레이에 인가될 수 있다. 이것은 다른 어레이가 AC 스트레스를 받는동안 비활성 어레이에 DC 스트레스를 인가한다. 비활성 어레이에서 AC 스트레스가 완료될 때, 이 어레이는 DC 전압 스트레스 고온검사 모드로 활성화될 수 있고, 이전 DC 스트레스를 받던 어레이 중의 하나가 비활성화되어 AC 모드로 재활성화된다. 이러한 방법으로, SDRAM(62)의 네개의 어레이(84)는 종래에 가능했던 경과시간보다 더 적은 경과시간으로 DC와 AC 스트레스를 받는다.

상기 표에 목록된 테스트 모드는 단지 예일 뿐이다. 본 발명의 사상과 범위를 벗어나지 않고 다른 테스트 모드(및 그 해당 TMCNTL 신호)를 발생할 수 있다는 것은 당업자에게는 당연한 것으로 이해될 것이다. 본 발명은 SDRAM의 특정 사이즈(예를 들면, 256MB)로 제한되지 않으며 SDRAM 뿐만 아니라 다른 VLSI 디바이스에 사용하는 것 또한 제한받지 않는다. 본 발명은 제품 개발동안 그리고 제품 부품의 고온검사 동안 모두에 유용하다.

첨부된 청구범위의 사상 또는 범위를 벗어나지 않고, 여기에서 설명된 장치, 방법 및 디바이스에 다양한 작은 변경이 가능하다.

Claims

디바이스를 테스트하는 장치에 있어서,

복수의 어레이 또는 뱅크를 구비하는 디바이스,

상기 어레이에 접속되어 각각의 테스트 모드 신호로 어레이를 선택적으로 활성화하는 회로 수단,

상기 회로수단을 통하여 테스트 모드 신호의 시퀀스를 각각의 상기 어레이에 개별적으로 모든 어레이에 동시에 인가하여 상기 어레이 간에 바람직하지 않은 상호영향(interaction) 또는 결함이 있는지를 밝혀내는 테스트 수단,

데이터를 상기 디바이스로 그리고 디바이스로부터 전송하는 입력-출력 수단을 포함하는

디바이스 테스트 장치.
제 1 항에 있어서,

상기 디바이스는 반도체 칩의 각각의 사분면을 점유하는 네개의 메모리 어레이를 구비하는 동기식 디램(SDRAM)이고,

상기 회로 수단은,

상기 어레이에 각각 접속되어 제어가능한 스위치 역할을 하는 논리회로,

상기 논리 회로에 접속되어 테스트 모드 선택 신호를 상기 논리 회로에 인가하는 신호 수단을 포함하는

디바이스 테스트 장치.
디바이스를 테스트하는 장치에 있어서,

복수의 어레이 또는 뱅크를 구비하는 디바이스,

상기 디바이스에 어드레스 및 커맨드 신호를 인가하는 수단,

상기 어레이에 접속되어 각각의 테스트 모드 신호로 상기 어레이를 선택적으로 활성화하는 회로 수단,

상기 회로 수단을 통하여 테스트 모드 신호 각각의 시퀀스를 각각의 상기 어레이 모두에 동시에 인가하여 어레이 간에 바람직하지 않은 상호영향 또는 결함이 있는지를 밝혀내는 테스트 수단,

데이터를 디바이스로 그리고 디바이스로부터 전송하는 입력-출력 수단을 포함하는

디바이스 테스트 장치.
제 3 항에 있어서,

상기 디바이스는 일반적으로 직사각형의 반도체 칩의 사분면을 점유하는 메모리 어레이를 구비하는 동기식 디램(SDRAM)이고, 상기 회로 수단은 복수의 게이트스위치를 구비하는 적어도 하나의 논리 회로를 포함하며, 상기 게이트 스위치는 테스트 모드 선택 신호에 의해 선택적으로 활성화되어 각각의 상기 어레이에 테스트 모드 신호를 인가하는 것을 제어하는

디바이스 테스트 장치.
복수의 메모리 어레이를 구비하는 초대규모 집적회로(VLSI)에 있어서,

반도체 칩상에 이격되어 있는 복수의 어레이,

커맨드 및 제어 신호를 상기 디바이스의 상기 어레이에 인가하는 커맨드 및 제어 수단,

상기 어레이에 접속되어 각각의 테스트 모드 신호로 상기 어레이를 선택적으로 활성화하는 회로 수단,

상기 회로 수단을 통하여 테스트 모드 신호 각각의 시퀀스를 선택된 어레이 또는 어레이들에 인가하여 어레이간에 바람직하지 않은 상호영향 또는 결함이 있는지를 밝혀내는 테스트 수단,

데이터를 상기 어레이로 그리고 어레이로부터 전송하는 입력-출력 수단을 포함하는

초대규모 집적회로.
제 5 항에 있어서,

상기 어레이는 동기식 디램의 디램 어레이이고, 상기 칩의 각각의 사분면을 점유하며, 클록 신호를 상기 디바이스에 인가하기 위한 수단과 더 결합하여 상기 디바이스의 동작이 외부 장치와 동기화될 수 있게 되는

초대규모 집적회로.
동기식 디램(SDRAM)에 있어서,

반도체 칩의 사분면에 각각 위치되는 메모리 어레이,

커맨드 및 제어 신호를 상기 디바이스에 인가하는 수단,

클록 신호를 상기 디바이스에 인가하여 디바이스의 동작을 외부 장치와 동기화시키는 클록 수단,

상기 어레이에 접속되어 각각의 테스트 모드 제어(TMCNTL) 신호를 사용하여 바람직한 테스트 모드 시퀀스에서 상기 어레이를 선택적으로 활성화하는 논리 회로 수단,

TMCNTL 신호를 상기 논리 회로 수단에 인가하는 수단,

상기 논리 회로 수단에 테스트 모드 선택(TMSEL) 신호를 인가하여 상기 어레이의 임의의 조합이 상기 테스트 모드 제어(TMCNTL) 신호 및 상기 TMSEL 신호에 의해 임의의 바람직한 테스트 모드 시퀀스로 활성화되어 상기 디바이스에 결함이 있는지 또는 상기 어레이 간에 바람직하지 않은 상호영향이 있는지를 밝혀내는 테스트 수단,

데이터를 상기 어레이로 그리고 어레이로부터 전송하는 입력-출력 수단을 포함하는

동기식 디램.
디바이스를 테스트하는 방법에 있어서,

디바이스의 각각의 어레이 또는 뱅크가 테스트 모드 신호의 개별 시퀀스로 선택적으로 테스트되게하는 스위칭 회로를 상기 디바이스에 제공하여 상기 디바이스의 전체적인 성능에 원치않는 제한 및 상호영향을 식별하는 단계,

테스트 모드 신호를 개발하기 위해 얻어지고 디바이스 자체의 설계를 향상시키기 위해 지시되는 정보를 사용하는 단계,

테스트 방법 및 상기 디바이스 자체를 최적화하기 위해 이전 단계를 반복하는 단계를 포함하는

디바이스 테스트 방법.
제 8 항에 있어서,

얻어진 최적 테스트 방법을 제품 디바이스의 고온검사(burn-in) 동안 사용하는 단계를 더 포함하는

디바이스 테스트 방법.
제 8 항의 상기 방법에 따른 평가 및 성능 테스트의 이점을 포함하는

디바이스.
제 9 항의 방법에 따른 고온검사 동안 최적화된 테스트 방법의 이점을 포함하는

디바이스.
반도체 칩 상에 이격된 위치에 위치되는 복수의 메모리 어레이를 구비하는 동기식 디램(SDRAM)을 테스트하는 방법에 있어서,

일련의 테스트 모드 제어(TMCNTL) 신호를 상기 메모리에 인가하는 단계,

테스트 모드 선택(TMSEL) 신호를 상기 메모리에 인가하여 상기 각각의 메모리 어레이에 프로그래밍된 시퀀스로 상기 TMCNTL 신호를 선택적으로 인가하는 단계,

상기 각각의 메모리 어레이로부터 얻어진 출력 신호로부터 상기 디바이스의 성능에 원치않는 제한, 바람직하지 않은 상호영향 및 결함이 있는지를 결정하는 단계,

테스트 방법 및 상기 디바이스 자체를 최적화하기 위해 이전 단계를 반복하는 단계를 포함하는

동기식 디램 테스트 방법.
제 12 항에 있어서,

최적화된 테스트 방법을 제품 메모리의 고온검사동안 사용하는 단계를 더 포함하는

동기식 디램 테스트 방법.
반도체 칩 상에 각가의 위치에 위치된 복수의 개별 섹션을 구비하는 디바이스를 테스트하는 방법에 있어서,

상기 디바이스의 성능에 원치 않는 제한요소, 상기 섹션 간의 바람직하지 않은 상호영향 및 결함이 있는지를 가장 잘 결정할 수 있을 것 같은 테스트 모드 시퀀스 및 그 해당 테스트 모드 제어(TMCNTL) 신호를 선택하는 단계,

상기 TMCNTL 신호를 상기 디바이스에 인가하는 단계,

테스트 모드 선택(TMSEL) 신호의 프로그래밍된 시퀀스를 상기 디바이스에 동시에 인가하여 상기 TMCNTL 신호에 의해 상기 각각의 섹션을 바람직한 시퀀스 및조합으로 선택적으로 활성화하는 단계,

상기 디바이스의 상기 각각의 섹션으로부터 얻어진 출력신호로부터 다양한 테스트 모드중 상기 디바이스를 평가하는데 가장 적합한 테스트 모드를 결정하는 단계,

기타 실질적으로 동일한 디바이스를 테스트시에 이전 단계를 반복하여 테스트 방법 및 상기 디바이스 자체를 최적화하는 단계를 포함하는

디바이스 테스트 방법.