JPH04211515A

JPH04211515A - 半導体装置

Info

Publication number: JPH04211515A
Application number: JP3029847A
Authority: JP
Inventors: Yoshinobu Nakagome; 儀延中込; Kiyoo Ito; 清男伊藤; Miki Takeuchi; 幹竹内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-28
Filing date: 1991-02-25
Publication date: 1992-08-03
Anticipated expiration: 2016-11-05
Also published as: JP3225524B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置、特に微細素
子で構成された高速、高集積の半導体装置に関する。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ＝　Ｌａｒｇｅ
　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）の高集積化は
、その構成素子であるＭＯＳトランジスタの微細化によ
り進められてきた。素子の最小寸法が０．５　ミクロン
以下のいわゆるデイープサブミクロンＬＳＩになると、
素子の耐圧の低下とともにＬＳＩの消費する電力の増大
が問題になつてくる。このような問題に対しては、素子
の微細化にともなつて動作電源電圧を低下させることが
有効な手段であると考えられる。

【０００３】現在のＬＳＩの電源電圧としては５Ｖが主
流であるため、微細な素子でＬＳＩを構成する手段とし
て、ＬＳＩチツプ上に外部電源電圧を降圧する電圧変換
回路を搭載する技術が、アイ・イー・イー・イー・ジヤ
ーナル・オブ・ソリツド・ステート・サーキツツ、第２
１巻、第５号、第６０５〜第６１１頁（１９８６）（Ｉ
ＥＥＥ　Ｊｏｕｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ
　Ｃｉｒｃｕｉｔｓ，　ｖｏｌ．２１，　Ｎｏ．５，　
ｐｐ．６０５−６１１，　Ｏｃｔｏｂｅｒ　１９８６　
）において論じられている。この場合の外部電源電圧と内部電源電圧の値は、それぞ
れ５Ｖと３．５Ｖ　である。このように、ＬＳＩの中で
も最高集積度のダイナミツクＲＡＭ（ＤＲＡＭ）で消費
電力の問題が顕在化しつつある。

【０００４】

【発明が解決しようとする課題】しかし、一方、物理的
な制約から電源電圧には下限が存在することが指摘され
ている。この制約については、アイ・イー・イー・イー
・ジヤーナル・オブ・ソリツド・ステート・サーキツツ
、第９巻、第５号、第２５６〜第２６７頁（１９７４）
（　ＩＥＥＥ　Ｊｏｕｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔ
ａｔｅ　Ｃｉｒｃｕｉｔｓ，　ｖｏｌ．９，Ｎｏ．５，
　ｐｐ．２５６−２６７，　Ｏｃｔｏｂｅｒ　１９７４
　）において論じられている。この中に示されているよ
うに、ＭＯＳ　トランジスタの低電流特性は、ドレイン
電流がゲート電圧に対して指数関数的に減衰する、いわ
ゆるサブスレツシヨルド特性を有している。この係数は
サブスレツシヨルド係数（テーリング係数）と呼ばれ、
室温では８０ｍＶ／１桁　　程度の値である。したがつ
て、電源電圧の低下に比例してゲートしきい値電圧を低
下させると、トランジスタがカツトオフしている期間に
も微小な直流電流が流れ、待機時の消費電流を増大させ
るという問題を有する。このため、従来のＣＭＯＳ回路
においては、電源電圧を低下させたとき、しきい値電圧
はある値以下には下げられないとされていた。その実用
上の下限については、プロシーデイングス・オブ・テク
ニカル・ペーパーズ・１９８９・インターナシヨナル・
シンポジウム・オン・ブイエルエスアイ・テクノロジー
・システム・アンド・アプリケーシヨンズ、第１８８〜
第１９２頁（１９８９）（Ｐｒｏｃｅｅｄｉｎｇｓ　ｏ
ｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，１９８９　Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ
　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ，　Ｓｙｓｔｅｍｓ
　ａｎｄ　Ａｐｐｌｉｃａｔｉｏｎｓ，　　ｐｐ．１８
８−１９２，　Ｍａｙ　１９８９）や、プロシーデイン
グス・オブ・ザ・シンポジウム・オン・ロウ・テンパレ
チヤー・エレクトロニクス・アンド・ハイ・テンパレチ
ヤー・スーパーコンダクターズ、第５５〜第６９頁（１
９８７）　（　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ
Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｌｏｗ　Ｔｅｍｐｅｒａｔ
ｕｒｅ　Ｅｌｅｃｔｒｏｎｉｃｓ　ａｎｄ　Ｈｉｇｈ　
Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｕｐｅｒｃｏｎｄｕｃｔｏ
ｒｓ，　　ｐｐ．５５−６９，　Ｏｃｔ．　１９８７）
、において論じられている。その値はおよそ０．３５〜
０．５５Ｖ程度である。このときの電源電圧の下限は、
実用上１．５Ｖ　程度であり、さらに電圧を下げると、
遅延時間が著しく増大するという問題があつた。

【０００５】本発明の目的は、こうした従来下限とされ
ていた電源電圧より小さい信号振幅でも高速に動作し、
かつ待機時の消費電流を増大させることのない半導体集
積回路を提供することにある。

【０００６】

【課題を解決するための手段】上記目的は、集積回路内
部の信号振幅を複数とし、主たる信号配線を小さな振幅
で駆動すること、および、小さな待機電流で小さな信号
振幅から大きな信号振幅に変換する振幅変換回路を設け
ることにより達成できる。

【０００７】

【作用】各種集積回路の内部信号を低振幅化できるため
、信号配線（バス）の充放電電流を低減でき、低消費電
力化できる。また、ピーク電流を低減できるため、信号
配線の信頼性を向上すると共に、低雑音化が図れる。また、信号配線（バス）の充放電時間を低減でき、高速
化を図ることができる。これにより、従来の回路方式で
問題になつている電源電圧の下限にとらわれずに、低消
費電力化が図れ、高集積度、高速性および低消費電力を
同時にみたすことができる。

【０００８】

【実施例】図１は本発明によるＣＭＯＳ集積回路の基本
概念を説明する実施例である。同図において、ＣＭＯＳ
集積回路はＢＬＫ１、ＢＬＫ２などの複数の回路ブロツ
クと、それらの間で信号を伝達する信号配線から構成さ
れる。この図の例では、ＢＬＫ１の出力を信号配線ＳＩ
Ｇ１によりＢＬＫ２の入力に伝達している。各回路ブロ
ツクは、他の回路ブロツクからの小さな振幅の信号を受
けて大きな振幅の信号に変換する信号受信部（例えば、
図中ＲＥＣ２）、大きな振幅の信号を処理する信号処理
部（例えば、図中ＩＮＶ１、ＩＮＶ２）、小さな振幅の
信号を信号配線に出力する駆動回路（例えば、図中ＤＲ
Ｖ１）とから構成される。

【０００９】これらのうち信号処理部は、電源電圧ＶＣ
ＣとＶＳＳにより動作し、その信号振幅は（ＶＣＣ−Ｖ
ＳＳ）となる。駆動回路ＤＲＶ１はＮチヤネルＭＯＳト
ランジスタＴＮ２およびＰチヤネルＭＯＳ　トランジス
タＴＰ２により構成される。この駆動回路は電源電圧Ｖ
ＣＬＯおよびＶＳＬＯで動作し、信号線ＳＩＧ１に振幅
（ＶＣＬＯ−ＶＳＬＯ）の信号を出力する。なお、これ
らの電源電圧の間にはＶＣＣ＞ＶＣＬＯ＞ＶＳＬＯ＞Ｖ
ＳＳなる関係が成り立つている。なお、この例ではＴＮ
２のバツクゲートはＶＳＳに、ＴＰ２のバツクゲートは
ＶＣＣに、それぞれ接続しているが、それぞれＶＳＬＯ
、ＶＣＬＯに接続してもかまわない。

【００１０】信号受信部ＲＥＣ２は、転送ゲートを成す
ＮチヤネルＭＯＳトランジスタＴＮ３およびＰチヤネル
ＭＯＳトランジスタＴＰ３、互いのゲートとドレインが
交差接続されたＮチヤネルＭＯＳトランジスタ対ＴＮ４
とＴＮ５およびＰチヤネルＭＯＳトランジスタ対ＴＰ４
とＴＰ５から構成される。

【００１１】また転送ゲートＴＮ３のゲートには電圧Ｖ
ＣＬＩを、ＴＰ３のゲートには電圧ＶＳＬＩをそれぞれ
印加している。なお、ＴＮ３のバツクゲートはＶＳＳに
、ＴＰ３のバツクゲートはＶＣＣに、それぞれ接続して
いるが、これらは、それぞれＶＳＬＯ、ＶＣＬＯであつ
てもかまわない。本実施例では、ＮチヤネルＭＯＳトラ
ンジスタのゲートしきい値電圧は約０．５Ｖ　、Ｐチヤ
ネルＭＯＳトランジスタのゲートしきい値電圧は約−０
．５Ｖ　に設定している。

【００１２】さて、この回路の動作を図２を用いて説明
する。この例では、ＶＣＣ＝１．５Ｖ、ＶＳＳ＝０Ｖ、
ＶＣＬＯ＝１Ｖ、ＶＳＬＯ＝０．５Ｖ、ＶＣＬＩ＝１．
５Ｖ、ＶＳＬＩ＝０Ｖの場合について説明するが、これ
らの値に限るものでなく、ＶＣＣ＞ＶＣＬＯ＞ＶＳＬＯ＞ＶＳＳかつ、ＶＣＬＩ＞ＶＳＬＩが成り立つような電圧であれば効果がある。さて、今、
回路ブロツクＢＬＫ１内のインバータＩＮＶ１の出力Ｎ
１が、時刻ｔ０において１．５Ｖ　から０Ｖに、時刻ｔ
３において０Ｖから１．５Ｖ　に変化する場合を考える
。

【００１３】時刻ｔ０の以前、すなわち端子Ｎ１が１．
５Ｖ　の間は、トランジスタＴＮ２のゲート・ソース間
電圧は１Ｖ、トランジスタＴＰ２のゲート・ソース間電
圧は０．５Ｖ　になるため、ＴＮ２が導通、ＴＰ２が非
導通となり、駆動回路の出力、すなわち信号線ＳＩＧ１
にはＶＳＬＯ＝０．５Ｖ　が出力される。同時に、受信
回路ＲＥＣ２を構成する転送ゲートＴＮ３のゲート・ソ
ース間電圧は１Ｖ、トランジスタＴＰ３のゲート・ソー
ス間電圧は−０．５Ｖ　になるため、ＴＮ３が導通、Ｔ
Ｐ３が非導通となる。トランジスタＴＮ３の駆動能力を
ＴＰ４に比べて充分大きく設計しているため、端子Ｎ２
は入力ＳＩＧ１と等しい０．５Ｖ　になつており、トラ
ンジスタＴＰ５が導通している。一方、端子Ｎ３の電圧
は０．５Ｖ　以下になつているため、トランジスタＴＮ
５は非導通となり、端子Ｎ４は１．５Ｖ　になつている
。したがつて、トランジスタＴＮ４は導通しており、端
子Ｎ３は結果的に０Ｖに設定されている。これらのトラ
ンジスタの中で、ＴＰ３のゲート・ソース間電圧は−０
．５Ｖ　とゲートしきい値電圧に一致するため、サブス
レツシヨルド電流と呼ばれる微小な電流が流れるが、集
積回路全体のトランジスタに比べれば、このトランジス
タの占める割合は小さく、その電流は無視できるほど小
さい。さて、時刻ｔ０において端子Ｎ１が、１．５Ｖ　
から０Ｖに変化する場合を考える。トランジスタＴＮ２
のゲート・ソース間電圧は−０．５Ｖ　、トランジスタ
ＴＰ２のゲート・ソース間電圧は−１Ｖになるため、Ｔ
Ｎ２が非導通、ＴＰ２が導通となり、駆動回路の出力、
すなわち信号線ＳＩＧ１にはＶＣＬＯ＝１Ｖが出力され
る。同時に、受信回路ＲＥＣ２を構成する転送ゲートＴ
Ｎ３のゲート・ソース間電圧は０．５Ｖ、トランジスタ
ＴＰ３のゲート・ソース間電圧は−１Ｖになるため、Ｔ
Ｎ３が非導通、ＴＰ３が導通となる。トランジスタＴＰ
３の駆動能力をＴＮ４　に比べて充分大きく設計するこ
とにより、端子Ｎ３は入力ＳＩＧ１と等しい１Ｖになり
、トランジスタＴＮ５が導通する。一方、端子Ｎ２の電
圧は約１Ｖまで上昇する。したがつてトランジスタＴＰ
５は非導通となり、端子Ｎ４は０Ｖになる。その結果、
トランジスタＴＰ４が導通し、端子Ｎ２は時刻ｔ２にお
いて、１．５Ｖ　まで引き上げられる。

【００１４】時刻ｔ３において端子Ｎ１が、０Ｖから１
．５Ｖに変化する場合にも、これと同様に信号線ＳＩＧ
１は１Ｖから０．５Ｖに、端子Ｎ４は０Ｖから１．５Ｖ
へと変化する。

【００１５】このように、回路ブロツクＢＬＫ１内の１
．５Ｖの信号振幅を０．５Ｖ　の振幅を有する信号に変
換し、かつ、その信号を回路ブロツクＢＬＫ２で再び１
．５Ｖの信号振幅に変換することができる。一般に、集
積回路の消費電力の大部分は、回路ブロツク間で信号授
受を行なうために設けられた信号線（バス）の充放電で
費やされる。したがつて、この信号線の電圧振幅を小さ
くすることは集積回路全体の低消費電力化に極めて有効
である。また、集積回路ブロツク内の電圧振幅をバスの
信号振幅よりも大きくすることにより、ブロツク内の回
路群の動作速度を上げると同時に、バスを駆動するイン
バータ回路（ドライバ）のゲートをバスの振幅以上の大
きな振幅で駆動でき、バスのスイツチング速度も改善で
きるという利点も兼ね備えている。本実施例では、信号
線ＳＩＧ１の負荷容量ＣＷを一回充放電するのに要する
電荷量を　　ＣＷ（ＶＣＣ−ＶＳＳ）　　から、ＣＷ（
ＶＣＬＯ−ＶＳＬＯ）　　へと約三分の一に減少させる
ことができる。これにより、消費電流および消費電力も
約三分の一に減少させることができる。また、同じ動作
速度で比較すると、信号線容量の充放電にともない発生
する信号線や電源線のピーク電流も約三分の一に減少さ
せることができ、信号線や電源線を構成する金属配線の
信頼性を向上させることもできる。さらには、電源線の
抵抗のために発生する電源の雑音も約三分の一に減少さ
せることができ、より動作が安定な集積回路を供するこ
とができる。このように、主たる信号線の信号振幅を小
さくすることにより、高速性を維持しながら、低消費電
力かつ低雑音の集積回路を実現することができる。

【００１６】以上の説明では、６つの電源電圧ＶＣＣ，
ＶＳＳ，ＶＣＬＯ，ＶＳＬＯ，ＶＣＬＩ，ＶＳＬＩを用
いて回路を構成する場合について説明した。これらの電
圧の一部は本実施例で示したように同じ電圧であつても
良い。これらは全て外部から供給しても良いし、ＶＣＣ
とＶＳＳを装置外部から与え、集積回路内部に設けた電
圧変換回路によりＶＣＬＯ、ＶＳＬＯ，ＶＣＬＩ，ＶＳ
ＬＩなどを発生しても構わない。

【００１７】図３は本発明によるＣＭＯＳ集積回路の他
の一実施例である。本実施例では、電源の種類を減らす
ために各導電型のＭＯＳトランジスタのしきい値電圧の
種類を複数としている。同図において、図１の実施例と
異なる点は、駆動回路ＤＲＶ３を構成するＮチヤネルＭ
ＯＳトランジスタＴＮ６およびＰチヤネルＭＯＳトラン
ジスタＴＰ６、および信号受信部ＲＥＣ４の転送ゲート
を成すＮチヤネルＭＯＳトランジスタＴＮ７およびＰチ
ヤネルＭＯＳトランジスタＴＰ７のゲートしきい値電圧
の絶対値を他の回路を構成するＭＯＳトランジスタのゲ
ートしきい値電圧の絶対値よりも低くした事である。こ
れにより、駆動回路の電源電圧と転送ゲートのゲート印
加電圧をＶＣＬおよびＶＳＬに揃える事ができる。なお
、ＴＮ６とＴＮ７のバツクゲートはＶＳＳに、ＴＰ６と
ＴＰ７のバツクゲートはＶＣＣに、それぞれ接続してい
るが、これらは、それぞれＶＳＬおよびＶＣＬであつて
もかまわない。本実施例では、ＮチヤネルＭＯＳトラン
ジスタのゲートしきい値電圧は、高い方が約０．５Ｖ　
、低い方が約０Ｖ、ＰチヤネルＭＯＳトランジスタのゲ
ートしきい値電圧は絶対値の高い方が約−０．５Ｖ　、
絶対値の低い方が約０Ｖである。

【００１８】この回路の動作は図２に示した動作波形で
同様に説明される。ここでは、ＶＣＣ＝１．５Ｖ，ＶＳ
Ｓ＝０Ｖ，ＶＣＬ＝１Ｖ，ＶＳＬ＝０．５Ｖの場合につ
いて説明するが、これらの値に限るものでないことは自
明である。

【００１９】時刻ｔ０の以前、すなわち端子Ｎ５が１．
５Ｖ　の間は、トランジスタＴＮ６のゲート・ソース間
電圧は１Ｖ、トランジスタＴＰ６のゲート・ソース間電
圧は０．５Ｖ　になるため、ＴＮ６が導通、ＴＰ６が非
導通となり、駆動回路の出力、すなわち信号線ＳＩＧ２
にはＶＳＬ＝０．５Ｖ　が出力される。同時に、受信回
路ＲＥＣ４を構成する転送ゲートＴＮ７のゲート・ソー
ス間電圧は０．５Ｖ、トランジスタＴＰ７のゲート・ソ
ース間電圧は０Ｖになつているため、ＴＮ７が導通、Ｔ
Ｐ７が非導通となる。トランジスタＴＮ７の駆動能力を
ＴＰ８に比べて充分大きく設計することにより、端子Ｎ
６は入力ＳＩＧ２と等しい０．５Ｖ　になつており、ト
ランジスタＴＰ９が導通している。一方、端子Ｎ７の電
圧は０．５Ｖ　以下になつているため、トランジスタＴ
Ｎ９は非導通となつており、端子Ｎ８は１．５Ｖ　にな
つている。したがつて、トランジスタＴＮ８が導通し、
端子Ｎ７は結果的に０Ｖに設定される。これらのトラン
ジスタの中で、ＴＰ７のゲート・ソース間電圧は０Ｖと
なり、ゲートしきい値電圧に一致するため、サブスレツ
シヨルド電流と呼ばれる微小な電流が流れるが、集積回
路全体のトランジスタに比べれば、このトランジスタの
占める割合は小さく、その電流は無視できるほど小さい
。

【００２０】その他の時刻における動作も図１に示した
例と同様である。このように、各導電型に対して二種類
のゲートしきい値電圧のＭＯＳトランジスタを用いるこ
とで、４つの電源電圧ＶＣＣ，ＶＳＳ，ＶＣＬ，ＶＳＬ
により回路を構成することができる。これらは全て外部
から供給しても良いし、ＶＣＣとＶＳＳを装置外部から
与え、集積回路内部に設けた電圧変換回路によりＶＣＬ
、ＶＳＬなどを発生しても構わない。なお、この実施例
によつても先の実施例で述べた効果と同等の効果を得こ
とができる。

【００２１】次に、図５を用いて本発明の効果を具体的
に説明する。図４および図５は負荷容量（ＣＬ＝２ｐＦ
）の駆動回路を従来の技術および本発明を用いて構成し
た例を示している。いずれの場合にも、振幅（ＶＣＬ−
ＶＳＬ）の信号を入力して、負荷を振幅（ＶＣＬ−ＶＳ
Ｌ）で駆動するようにしている。従来のＣＭＯＳ集積回
路では、図４に示すように複数段のＣＭＯＳインバータ
により駆動回路を構成している。ＣＭＯＳインバータで
は電源電圧がそのまま信号振幅に等しくなるため、ＶＣ
ＬおよびＶＳＬを電源として動作させている。一方本発
明では、図５に示すように入力信号の振幅を増幅するレ
ベル変換回路ＲＥＣ５と負荷を駆動するＣＭＯＳインバ
ータ回路ＤＲＶ５とにより構成している。ＲＥＣ５は図
３中のＲＥＣ４と、またＤＲＶ５は図３中のＤＲＶ３と
、それぞれ基本的に同じである。また、各トランジスタ
のゲートしきい値電圧も図３の説明で述べた値と同じで
ある。ＭＯＳトランジスタのゲート酸化膜厚は７ｎｍ（
ナノメータ）、また各トランジスタのゲート長Ｌならび
にゲート幅Ｗは以下のとおりである。

【００２２】　　これにより、従来回路と本発明の回路の待機時にお
ける消費電力は、ほぼ同じ程度になる。

【００２３】図６は入力（ＩＮ）および出力（ＯＵＴ）
の波形を示している。出力が１０％から９０％に達する
時間を出力立上り時間ｔｒ、９０％から１０％に達する
時間を出力立下り時間ｔｆ、入力が５０％まで立ち上が
つてから出力が５０％まで立ち上がるまでの時間を立上
り伝播遅延時間ｔｐｄｒ、入力が５０％まで立ち下がつ
てから出力が５０％まで立ち下がるまでの時間を立下り
伝播遅延時間ｔｐｄｆ、とそれぞれ定義する。

【００２４】図７は出力立上り時間ｔｒの信号振幅（Ｖ
ＣＬ−ＶＳＬ）依存性の計算機解析結果を示している。従来のＣＭＯＳインバータによる駆動回路では信号振幅
が１．５Ｖ　以下で急激に立上り時間が増大する。信号
振幅と立上り時間の関係を代表的なものについて示すと
となる。速度性能の面からｔｒ＜２ｎｓをひとつの目安
とすると、信号振幅の最小値は１．５Ｖとなる。一方、
本発明では信号振幅と立上り時間の関係はとなり、ｔｒ
＜２ｎｓをひとつの目安とすると、信号振幅の最小値は
約０．１２Ｖとなる。この解析結果より、出力立上り時
間ｔｒを基準に考えると、本発明により、信号振幅を従
来の１．５Ｖから約０．１２Ｖへと約１桁低減すること
ができる。なお、ここには出力立上り時間ｔｒの解析結
果を示したが、出力立下がり時間ｔｆについても同様の
改善効果が得られる。

【００２５】図８は立上り伝播遅延時間ｔｐｄｒの信号
振幅（ＶＣＬ−ＶＳＬ）依存性の計算機解析結果を示し
ている。従来のＣＭＯＳインバータによる駆動回路では
、立上り時間と同様、信号振幅が１．５Ｖ以下で急激に
立上り伝播遅延時間が増大する。信号振幅と立上り伝播
遅延時間の関係を代表的なものについて示すととなる。速度性能の面からｔｐｄｒ＜３ｎｓをひとつの目安とす
ると、信号振幅の最小値は約１．２Ｖとなる。一方、本
発明では信号振幅と立上り伝播遅延時間の関係はとなり
、ｔｐｄｒ＜３ｎｓをひとつの目安とすると、信号振幅
の最小値は約０．３１Ｖとなる。この解析結果より、立
上り伝播遅延時間ｔｐｄｒを基準に考えると、本発明に
より、信号振幅を従来の約１．２Ｖから約０．３１Ｖ　
へと約４分の１に低減することができる。なお、ここに
は立上り伝播遅延時間ｔｒの解析結果を示したが、立下
がり伝播遅延時間ｔｆについても同様の改善効果が得ら
れる。

【００２６】図９は本発明によるＣＭＯＳ集積回路の他
の一実施例である。図１あるいは図３の実施例では、信
号が高レベルと低レベルの間で遷移する際に、信号受信
部から信号線に、または信号線から信号受信部に微小な
直流電流が流れる。信号線の寄生抵抗および寄生容量の
影響で信号の立上りあるいは立ち下がり時間が大きい場
合、さらには一つの信号線に多くの信号受信回路が接続
されるような場合には、この電流が少ない方が回路動作
上好ましい。図９は、この直流電流を流さないようにす
る構成の一例を示している。この例では、他の回路ブロ
ツクからの小さな振幅の信号を受けて、大きな振幅の信
号に変換する信号受信部をＣＭＯＳインバータによる受
信回路ＲＥＣ８Ａ、およびレベル変換回路ＲＥＣ８Ｂと
により構成している。ＲＥＣ８Ａのインバータ回路は、
図中の駆動回路ＤＲＶ７のインバータ回路と同様、ＶＣ
Ｌ　とＶＳＬを電源として動作する。レベル変換回路Ｒ
ＥＣ８Ｂは、基本的に図３中のＲＥＣ４と同じものであ
る。同図において、駆動回路ＤＲＶ７を構成するＮチヤ
ネルＭＯＳトランジスタＴＮ１６およびＰチヤネルＭＯ
ＳトランジスタＴＰ１６、受信回路ＲＥＣ８Ａのインバ
ータを成すＮチヤネルＭＯＳトランジスタＴＮ１７およ
びＰチヤネルＭＯＳトランジスタＴＰ１７、およびレベ
ル変換回路ＲＥＣ８Ｂの転送ゲートを成すＮチヤネルＭ
ＯＳトランジスタＴＮ１８およびＰチヤネルＭＯＳトラ
ンジスタＴＰ１８のゲートしきい値電圧の絶対値を他の
回路を構成するＭＯＳトランジスタのゲートしきい値電
圧の絶対値よりも低くしている。なお、ＴＮ１６、ＴＮ
１７およびＴＮ１８のバツクゲートはＶＳＳに、ＴＰ１
６、ＴＰ１７およびＴＰ１８のバツクゲートはＶＣＣに
、それぞれ接続しているが、これらは、それぞれＶＳＬ
およびＶＣＬであつてもかまわない。図３の実施例と同
様、ＮチヤネルＭＯＳトランジスタのゲートしきい値電
圧は、高い方が約０．５Ｖ　、低い方が約０Ｖ、Ｐチヤ
ネルＭＯＳトランジスタのゲートしきい値電圧は絶対値
の高い方が約−０．５Ｖ　、絶対値の低い方が約０Ｖで
ある。

【００２７】この回路の動作は図１０に示した動作波形
で説明される。図３に示した例との相違は、レベル変換
回路ＲＥＣ８Ｂの入力を信号線で直接駆動する代わりに
、インバータで反転した出力で駆動する点にある。した
がつて、本実施例では端子Ｎ１０の信号が端子Ｎ１４で
反転しているが、基本的な動作に変わりはない。なお、
ここでは、ＶＣＣ＝１．５Ｖ，ＶＳＳ＝０Ｖ，ＶＣＬ＝
１Ｖ，ＶＳＬ＝０．５Ｖの場合について説明するが、こ
れらの値に限るものでないことは自明である。このよう
に、信号受信部をＣＭＯＳインバータとレベル変換回路
とで構成することにより、信号線から信号受信部への直
流電流の流入、あるいは信号受信部から信号線への直流
電流の流出を無くすことができる。なお、受信回路を構
成するＣＭＯＳインバータにおいて電源ＶＣＬからＶＳ
Ｌに直流電流が流れる。しかし、インバータを構成する
素子数および寸法は、集積回路全体の素子数および寸法
に対して無視できるほど小さいので、この電流が集積回
路の消費電流に対して大きな影響を及ぼすことはない。

【００２８】図１１は本発明によるＣＭＯＳ集積回路の
他の一実施例である。本実施例では、複数の小さな振幅
の信号を入力として、その論理演算結果を回路ブロツク
内部で使用する大きな信号振幅に変換するようにした信
号受信部を提供する。

【００２９】この例では、信号受信部を、ＮＡＮＤゲー
トによる受信回路ＲＥＣ１１Ａ、およびレベル変換回路
ＲＥＣ１１Ｂとにより構成している。ＲＥＣ１１ＡのＮ
ＡＮＤゲートは、図９のＲＥＣ８Ａと同様、ＶＣＬとＶ
ＳＬを電源として動作する。レベル変換回路ＲＥＣ１１
Ｂは、基本的に図３中のＲＥＣ４や図９中のＲＥＣ８Ｂ
と同じものである。

【００３０】通常のＣＭＯＳ回路の場合と同様、２つの
直列接続されたＮチヤネルＭＯＳトランジスタＴＮ３２
、ＴＮ３３と、２つの並列接続されたＰチヤネルＭＯＳ
トランジスタＴＰ３２，ＴＰ３３とからＮＡＮＤゲート
を構成している。これに、他の回路ブロツクＢＬＫ９か
らの信号ＳＩＧ４と、ＢＬＫ１０からの信号ＳＩＧ５と
を入力し、そのＮＡＮＤ出力を端子Ｎ１５に得ている。ＮＡＮＤゲートを構成するＭＯＳトランジスタには、図
９中のＲＥＣ８Ａの場合と同様、しきい値電圧の絶対値
の低いものを用いている。このような構成をとることに
より、複数の低振幅信号の論理演算結果を、大きな信号
として回路ブロツク内に取り込むことができる。ここで
は論理演算の例として、２入力のＮＡＮＤの場合につい
て説明したが、その他の、例えば３入力以上のＮＡＮＤ
や、２入力以上のＮＯＲや、ＥＯＲ（排他的論理和）な
ど、どのような論理演算についても同様に適用できるこ
とは自明である。

【００３１】図１２は、外部電源電圧ＶＣＣ、ＶＳＳを
もとにして、チツプ内部で電源電圧ＶＣＬ、ＶＳＬを発
生する回路の構成の一実施例である。

【００３２】図中、ＤＩＶは３つの抵抗Ｒ１，Ｒ２，Ｒ
３により構成した分圧回路、ＯＰ１，ＯＰ２は差動増幅
回路、ＴＰ４０はＶＣＬ駆動用のＰチヤネルＭＯＳトラ
ンジスタ、ＴＮ４０はＶＳＬ駆動用のＮチヤネルＭＯＳ
トランジスタ、Ｒ４とＲ５はバイアス用の抵抗、Ｃ１〜
Ｃ３は平滑用の容量である。この回路によりＶＣＬとＶ
ＳＬには、それぞれＶＣＬ＝（Ｒ２＋Ｒ３）×（ＶＣＣ−ＶＳＳ）／（Ｒ１
＋Ｒ２＋Ｒ３）ＶＳＬ＝Ｒ３×（ＶＣＣ−ＶＳＳ）／（Ｒ１＋Ｒ２＋Ｒ
３）なる電圧が得られる。例えば、ＶＣＣ＝１．５Ｖ，ＶＳ
Ｓ＝０Ｖ，Ｒ１＝Ｒ２＝Ｒ３の場合には、ＶＣＬ＝１Ｖ
，ＶＳＬ＝０．５Ｖが得られる。

【００３３】図１３は本発明による集積回路の他の一実
施例である。本実施例では、共通の電源ＶＣＬ，ＶＳＬ
を信号線の駆動回路に供給する代わりに、ＶＣＣ，ＶＳ
Ｓを供給し、各駆動回路毎に信号振幅を低減するように
している。

【００３４】図１３において、ＣＨＰ５は集積回路チツ
プ、ＢＬＫ１２やＢＬＫ１３はチツプを構成する回路ブ
ロツク、ＳＩＧ６はＢＬＫ１２からＢＬＫ１３に小さな
振幅の信号を伝達するための信号線、ＤＲＶ１２は信号
線の駆動回路、ＲＥＣ１３は信号の受信回路である。駆
動回路ＤＲＶ１２を除けば、基本的な構成は、図３に示
したものと同様である。

【００３５】駆動回路ＤＲＶ１２は、ＮチヤネルＭＯＳ
トランジスタＴＮ４０、ＰチヤネルＭＯＳトランジスタ
ＴＰ４０、ＮＰＮ形バイポーラ・トランジスタＱ１、Ｐ
ＮＰ形バイポーラ・トランジスタＱ２、とから構成して
いる。２つのバイポーラ・トランジスタのコレクタ端子
は、それぞれ電源ＶＣＣ、ＶＳＳに接続し、エミツタ端
子をＣＭＯＳインバータに接続している。各バイポーラ
・トランジスタのベース端子には、直流電圧ＶＣＬＢ，
ＶＳＬＢを印加している。これらの値は、それぞれＶＣ
ＬＢ＝ＶＣＬ＋ＶＢＥＶＳＬＢ＝ＶＳＬ−ＶＢＥである。ここに、ＶＢＥはバイポーラ・トランジスタの
ベース・エミツタ間の順方向電圧降下であり、約０．７
５Ｖ　である。このような接続にすることにより、端子
Ｎ２０にはＶＣＬが、端子Ｎ２１にはＶＳＬが、それぞ
れ得られる。この回路方式によれば、ＶＣＬやＶＳＬと
いつた電源は、図３の例ほど低インピーダンスにする必
要がない。したがつて、図１２に示したような発生回路
も、大きな駆動能力を備える必要がなくなり、発生回路
自体の占有面積の増大や、消費電力の増大を招くことが
なくなる。なお、この例で用いたＮＰＮ形やＰＮＰ形の
バイポーラ・トランジスタの代わりに、それぞれＮチヤ
ネルとＰチヤネルのＭＯＳトランジスタを用いても、同
様な効果を得ることができる。

【００３６】図１４は、外部電源電圧ＶＣＣ、ＶＳＳを
もとにして、チツプ内部で電源電圧ＶＣＬ、ＶＳＬおよ
びＶＣＬＢ、ＶＳＬＢを発生する回路の構成の一実施例
である。

【００３７】図中、分圧回路は抵抗Ｒ１０、Ｒ１１、Ｒ
１２とベースとエミツタを接続したＮＰＮ形およびＰＮ
Ｐ形のバイポーラ・トランジスタＱ３、Ｑ４とにより構
成している。Ｑ５はＶＣＬ駆動用のＮＰＮ形バイポーラ
・トランジスタ、Ｑ６はＶＳＬ　駆動用のＰＮＰ形バイ
ポーラ・トランジスタ、Ｒ１３はバイアス用の抵抗、Ｃ
１０〜Ｃ１２は平滑用の容量である。この回路によりＶ
ＣＬとＶＳＬには、それぞれＶＣＬ　＝（（Ｒ１１＋Ｒ１２）×ＶＣＣ＋（Ｒ１０−
Ｒ１１−Ｒ１２）×ＶＢＥ）／（Ｒ１０＋Ｒ１１＋Ｒ１
２）ＶＳＬ　＝（Ｒ１２×ＶＣＣ＋（Ｒ１０＋Ｒ１１−Ｒ１
２）×ＶＢＥ）／（Ｒ１０＋Ｒ１１＋Ｒ１２）なる電圧が得られる。ただし、ここではＶＳＳ＝０Ｖと
仮定している。また、ＶＢＥはバイポーラ・トランジス
タのベース・エミツタ間の順方向電圧降下であり約０．
７５Ｖ　程度である。例えば、ＶＣＣ＝３Ｖ、０．２５
×Ｒ１１＝Ｒ１０＝Ｒ１２の場合には、ＶＣＬ＝２Ｖ、
ＶＳＬ＝１Ｖが得られる。

【００３８】図１５は本発明による集積回路の他の一実
施例である。本実施例では、集積回路チツプ間の信号伝
達を低振幅の信号で行うようにしている。

【００３９】同図において、ＣＨＰ６とＣＨＰ７は集積
回路チツプ、ＳＩＧ７はＣＨＰ６からＣＨＰ７に小さな
振幅の信号を伝達するための信号線、ＤＲＶ１６　は信
号線の駆動回路、ＲＥＣ１７は信号の受信回路である。駆動回路ＤＲＶ１６は図１３中のＤＲＶ１２に、受信回
路ＲＥＣ１７は図１３中のＲＥＣ１３に示したものと、
基本的に同じである。

【００４０】このような構成にすることにより、容量の
大きなチツプ間の信号線を駆動するのに必要な電力を低
減することができる。また、信号線の充放電に伴つて発
生するピーク電流を低く抑えることができ、信号配線の
信頼性や、電源線の雑音を小さくすることができる。し
たがつて、マイクロプロセツサなどの信号線数の多い集
積回路では、特に効果が大きい。

【００４１】また、集積回路チツプの従来の入力回路で
は、ＴＴＬレベル（例えば、ＬＯＷ判定レベル最大値Ｖ
ＩＬＭＡＸ＝０．８Ｖ、ＨＩＧＨ判定レベル最小値ＶＩ
ＨＭＩＮ＝２．４Ｖ）の入力に対して、ＣＭＯＳインバ
ータに貫通電流が流れるため、待機時の電流を小さくで
きない、という問題があつたが、本発明の受信回路を用
いれば、この待機時電流を著しく小さくすることができ
るため、集積回路チツプの消費電流低減に極めて有効で
ある。

【００４２】図１６は本発明による集積回路の他の一実
施例である。本実施例では、図１５と同様、集積回路間
の信号伝達を低振幅の信号で行うようにしている。

【００４３】同図において、ＣＨＰ８とＣＨＰ９は集積
回路チツプ、ＳＩＧ８はＣＨＰ８からＣＨＰ９に小さな
振幅の信号を伝達するための信号線、ＤＲＶ１８　は信
号線の駆動回路、ＲＥＣ１９は信号の受信回路である。駆動回路ＤＲＶ１８はＮＰＮ形バイポーラ・トランジス
タＱ２０およびＰＮＰ形バイポーラ・トランジスタＱ２
１による相補型インバータ回路、および、それらの入力
であるベース端子を駆動するように設けたＣＭＯＳイン
バータ回路から構成している。ＣＭＯＳインバータ回路
の電源電圧には、ＶＣＬＢおよびＶＳＬＢを与えて、相
補型インバータ回路の入力には高レベルとしてＶＣＬ＋
ＶＢＥ、低レベルとしてＶＳＬ−ＶＢＥを得るようにし
ている。これにより、信号線の振幅には、（ＶＣＬ−Ｖ
ＳＬ）を得ることができる。

【００４４】このような構成にすることにより、容量の
大きなチツプ間の信号線を駆動するのに必要な電力を低
減することができる。また、信号線の充放電に伴つて発
生するピーク電流を低く抑えることができ、信号配線の
信頼性や、電源線の雑音を小さくすることができる。特
に、出力回路が、バイポーラ・トランジスタのみで構成
されているため、図１５の例に比べて、大きな負荷駆動
能力を得ることができる。

【００４５】図１７から図２０は本発明によるＣＭＯＳ
集積回路の他の実施例を示している。これらの実施例で
は、複数の小さな振幅の信号を入力として、その論理演
算結果を回路ブロック内部で使用する大きな信号振幅に
変換するようにした信号受信部の他の方式を示している
。

【００４６】図１７は２つの入力ＡとＢの反転論理積（
ＮＡＮＤ）の演算結果Ｑを出力するようにした信号受信
部の回路構成の一例である。すなわち、入力ＡとＢが共
に高レベルのときに出力Ｑが低レベル、その他のときに
は出力Ｑが高レベルとなる。入力ＡとＢ、および信号Ｂ
の反転信号Ｂ−ｂａｒの信号振幅は、図３の実施例と同
様、その低レベルがＶＳＬ、高レベルがＶＣＬである。反転信号Ｂ−ｂａｒは、駆動回路によって発生させても
よいし、受信部にインバ−タを設けて、入力Ｂから発生
させてもよい。この回路は図３中のＲＥＣ４において、
そのレベル変換機能をそのまま活かし、新たに論理演算
機能を持たせるため、転送ゲ−トを４つのトランジスタ
、ＴＮ７０、ＴＮ７１、ＴＰ７０およびＴＰ７１により
構成し、入力数を増やすと共に転送ゲ−トのゲ−ト端子
にも直流電圧の代わりに信号を印加するようにした。

【００４７】次にこの回路の動作を説明する。入力Ｂが
低レベルのとき、すなわち入力Ｂ−ｂａｒが高レベルの
ときには、トランジスタＴＮ７０が非導通状態、ＴＮ７
１が導通状態となり、端子Ｎ４０は低レベルとなる。ま
た、トランジスタＴＰ７０が非導通状態、ＴＰ７１が導
通状態となり、端子Ｎ４１も低レベルとなる。したがっ
て、入力Ａのレベルによらずに、出力Ｑは高レベルにな
る。一方、入力Ｂが高レベルのときには、トランジスタ
ＴＮ７０が導通状態、ＴＮ７１が非導通状態となり、端
子Ｎ４０は入力Ａに等しいレベルとなる。また、トラン
ジスタＴＰ７０が導通状態、ＴＰ７１が非導通状態とな
り、端子Ｎ４１も入力Ａに等しいレベルとなる。したが
って、出力Ｑには入力Ａの反転出力が得られる。これら
より、入力ＡとＢがともに高レベルのときのみ出力が低
レベルとなり、それ以外の組合せでは、出力は高レベル
となる。すなわち、ＡとＢの反転論理積（ＮＡＮＤ）の
演算結果が出力Ｑに得られる。

【００４８】図１８は２つの入力ＡとＢの反転論理和（
ＮＯＲ）の演算結果Ｑを出力するようにした信号受信部
の回路構成の一例である。すなわち、入力ＡとＢが共に
低レベルのときに出力Ｑが高レベル、その他のときには
出力Ｑが低レベルとなる。入力Ｂが高レベルのとき、す
なわち入力Ｂ−ｂａｒが低レベルのときには、トランジ
スタＴＮ７５が導通状態、ＴＮ７６が非導通状態となり
、端子Ｎ４５は高レベルとなる。また、トランジスタＴ
Ｐ７５が導通状態、ＴＰ７６が非導通状態となり、端子
Ｎ４６も高レベルとなる。したがって、入力Ａのレベル
によらずに、出力Ｑは低レベルになる。一方、入力Ｂが
低レベルのときには、トランジスタＴＮ７５が非導通状
態、ＴＮ７６が導通状態となり、端子Ｎ４５は入力Ａに
等しいレベルとなる。また、トランジスタＴＰ７５が非
導通状態、ＴＰ７６が導通状態となり、端子Ｎ４６も入
力Ａに等しいレベルとなる。したがって、出力Ｑには入
力Ａの反転出力が得られる。これらより、入力ＡとＢが
ともに低レベルのときのみ出力が高レベルとなり、それ
以外の組合せでは、出力は低レベルとなる。すなわち、
ＡとＢの反転論理和（ＮＯＲ）の演算結果が出力Ｑに得
られる。

【００４９】図１９は３つの入力Ａ、ＢおよびＣの反転
論理積（ＮＡＮＤ）の演算結果Ｑを出力するようにした
信号受信部の回路構成の一例である。図１７の実施例と
同様、入力Ａ、ＢおよびＣが共に高レベルのときに端子
Ｎ５０および端子Ｎ５１が高レベルとなる。これらより
、入力ＡとＢおよびＣがともに高レベルのときのみ出力
が低レベルとなり、それ以外の組合せでは、出力は高レ
ベルとなる。すなわち、Ａ、ＢおよびＣの反転論理積（
ＮＡＮＤ）の演算結果が出力Ｑに得られる。

【００５０】図２０は２つの入力ＡとＢの排他論理和（
Ｅｘｃｌｕｓｉｖｅ−ＯＲ＝ＥＯＲ）の演算結果Ｑを出
力するようにした信号受信部の回路構成の一例である。すなわち、入力ＡとＢが同じレベルのときに出力Ｑが低
レベル、その他のときには出力Ｑが高レベルとなる。入
力Ｂが高レベルのとき、すなわち入力Ｂ−ｂａｒが低レ
ベルのときには、トランジスタＴＮ８５が導通状態、Ｔ
Ｎ８６が非導通状態となり、端子Ｎ５５は入力Ａと同じ
レベルとなる。また、トランジスタＴＰ８５が導通状態
、ＴＰ８６が非導通状態となり、端子Ｎ５６も入力Ａと
同じレベルとなる。したがって、出力Ｑは入力Ａの反転
論理になる。一方、入力Ｂが低レベルのときには、トラ
ンジスタＴＮ８５が非導通状態、ＴＮ８６が導通状態と
なり、端子Ｎ５５は入力Ａ−ｂａｒと同じレベルとなる
。また、トランジスタＴＰ８５が非導通状態、ＴＰ８６が
導通状態となり、端子Ｎ５６も入力Ａ−ｂａｒと同じレ
ベルとなる。したがって、出力Ｑは入力Ａと同一論理に
なる。これらより、入力ＡとＢの排他論理和（ＥＯＲ）
の演算結果が出力Ｑに得られる。

【００５１】以上の実施例に示したように、本発明によ
れば、小さな入力振幅を有する複数の信号から直接論理
演算を行うことが可能となるため、複数の入力を個々に
レベル変換した後に演算を行う場合に比べて、使用する
トランジスタの数を低減でき、さらに高集積の回路を構
成することが可能になる。また、本発明は以上の実施例
の他に、さらに多くの入力数や他のどのような論理演算
についても同様に適用できることは自明である。

【００５２】図２１から図２３は本発明によるＣＭＯＳ
集積回路の他の実施例を示している。これらの実施例で
は、小さな入力信号振幅に対しても論理レベルを正確に
判定することのできる入力回路に適用した例を示してい
る。一般に、ＣＭＯＳ集積回路のインタ−フェ−ス用信
号レベルとしては、ＣＭＯＳレベルとＴＴＬレベルの２
種類が広く用いられている。各インタ−フェ−ス用信号
レベルの出力高レベル（ＶＯＨ）の最小値ＶＯＨｍｉｎ
と出力低レベル（ＶＯＬ）の最大値ＶＯＬｍａｘは、Ｃ
ＭＯＳレベルの場合、ＶＯＨｍｉｎ＝ＶＣＣ−０．１　　（Ｖ）ＶＯＬｍａｘ
＝０．１　　（Ｖ）ＴＴＬレベルの場合、ＶＯＨｍｉｎ＝２．４　　（Ｖ）ＶＯＬｍａｘ＝０．４　　（Ｖ）という値が一般的である。これらの信号振幅は小さいほ
ど高速で、負荷容量の充放電電流も小さくできるという
メリットがあるが、一方、信号を受信する回路のノイズ
マ−ジンが低下するという欠点がある。これらより低振
幅のインタ−フェ−スとしては、バイポ−ラＬＳＩやバ
イＣＭＯＳＬＳＩで用いられるＥＣＬインタ−フェ−ス
が知られている。この場合には、ＶＯＨｍｉｎ≒−１．０　　（Ｖ）ＶＯＬｍａｘ≒−１．６　　（Ｖ）であり、信号振幅は約０．６Ｖと小さい。ＣＭＯＳ集積
回路の高集積化、１つの集積回路あたりの信号数（ピン
数）の増加に伴い、高速化と低雑音化が強く望まれるよ
うになってきている。ところが、従来のＥＣＬインタ−
フェ−スは、バイポ−ラトランジスタをベ−スにしてい
るためＣＭＯＳ回路では実現が難しい、入力回路に多大
なバイアス電流を必要とするため、消費電力（とくにス
タンバイ状態での消費電力）が大きいという問題があっ
た。これらの問題を克服して、ノイズマ−ジンが広く安
定に動作し、かつＣＭＯＳの特徴である低消費電力性能
を維持できる低振幅インタ−フェ−スが望まれていた。こうした新しいインタ−フェ−スは以下の条件を満たす
必要がある。

【００５３】（１）信号振幅が１Ｖ程度、あるいはそれ以下で、十分
なノイズマ−ジンを有すること。

【００５４】（２）スタンバイ状態（入力がＶＩＨｍｉｎ以上あるい
はＶＩＬｍａｘ以下）ではほとんど電流消費がないこと
。

【００５５】こうした条件を満たすためには、小さな入
力信号振幅を確実に検出し、かつスタンバイ状態での電
流消費のない入力回路が必要とされる。このような入力
回路の例は、図１５や図１６に示したが、以下には他の
例を示す。

【００５６】図２１は本発明によるＣＭＯＳ集積回路の
入力回路の一実施例を示している。本実施例は図１５あ
るいは図１６の２つの転送ゲ−トを４つのトランジスタ
ＴＮ９０、ＴＮ９１、ＴＰ９０およびＴＰ９１で置き換
えたものである。ＴＮ９０とＴＰ９１のゲ−トには、そ
れぞれ基準電圧ＶＲＮとＶＲＰを印加している。ＶＲＮ
とＶＲＰは同図右に示すとおり、ＶＲＮ＝ＶＩＨ＋ＶＴＮ＋ＶＴＰＶＲＰ＝ＶＩＬ−ＶＴＮ−ＶＴＰなる値になるようにしている。ここに、ＶＩＨとＶＩＬ
は入力信号の高レベルと低レベル、ＶＴＮとＶＴＰはＮ
チャネルトランジスタとＰチャネルトランジスタのしき
い値電圧の絶対値である。

【００５７】入力ＩＮの電圧がＶＩＬよりも低いときに
は、ＴＮ９１とＴＰ９１が非導通状態、ＴＮ９０とＴＰ
９０が導通状態となって、端子Ｎ６０が低レベルとなる
。その結果、出力ＯＵＴは高レベルとなり、端子Ｎ６１
は低レベルとなる。逆に、入力ＩＮの電圧がＶＩＨより
も高いときには、ＴＮ９１とＴＰ９１が導通状態、ＴＮ
９０とＴＰ９０が非導通状態となって、端子Ｎ６１が高
レベルとなる。その結果、出力ＯＵＴは低レベルとなり
、端子Ｎ６０は高レベルとなる。このように、小さな入
力信号振幅に対しても、安定に応答する入力回路を構成
することができる。また、ＶＣＣからＶＳＳにいたる直
流電流パスがないため、スタンバイ時の電流をほとんど
零にすることができる。

【００５８】図２２は本発明によるＣＭＯＳ集積回路の
入力回路の他の一実施例を示している。ここでは、ＶＩ
Ｌ＝０の場合の入力回路の構成例を示す。図中、ＴＮ１
００〜ＴＮ１０３はＮチャネルトランジスタ、ＴＰ１０
０〜ＴＰ１０２はＰチャネルトランジスタである。ＴＮ
１０１のゲ−トには基準電圧ＶＲＥＦ１を印加し、その
ソ−スにはＴＮ１００とＴＰ１００とからなるＣＭＯＳ
インバ−タを接続している。また、入力はＴＮ１０３に
、インバ−タで反転された出力はＴＮ１０２に印加して
いる。これらＴＮ１０２、ＴＮ１０３とＴＰ１０１、Ｔ
Ｐ１０２とでレベル変換回路を構成している。基準電圧
ＶＲＥＦ１の値は、ＶＲＥＦ１＝ＶＩＨ＋ＶＴＮ＋ＶＴ
Ｐなる値にしている。ここに、ＶＩＨは入力信号の高レ
ベル、ＶＴＮとＶＴＰはＮチャネルトランジスタとＰチ
ャネルトランジスタのしきい値電圧の絶対値である。

【００５９】入力ＩＮの電圧が０（Ｖ）のときには、イ
ンバ−タの出力Ｎ６５は高レベルとなる。したがって、
ＴＮ１０３が非導通状態、ＴＮ１０２が導通状態となっ
て、端子Ｎ６７が高レベル、端子Ｎ６６が低レベルとな
る。その結果、出力ＯＵＴは高レベルとなる。逆に、入
力ＩＮの電圧がＶＩＨよりも高いときには、インバ−タ
の出力Ｎ６５は低レベルとなる。したがって、ＴＮ１０
２が非導通状態、ＴＮ１０３が導通状態となって、端子
Ｎ６６が高レベル、端子Ｎ６７が低レベルとなる。その
結果、出力ＯＵＴは低レベルとなる。このように、小さ
な入力信号振幅に対しても、安定に応答する入力回路を
構成することができる。また、ＶＣＣからＶＳＳにいた
る直流電流パスがないため、スタンバイ時の電流をほと
んど零にすることができる。

【００６０】図２３は本発明によるＣＭＯＳ集積回路の
入力回路の他の一実施例を示している。ここでは、図２
２に示した例と同様、ＶＩＬ＝０の場合の入力回路の構
成例を示す。図中、ＴＮ１１０〜ＴＮ１１２はＮチャネ
ルトランジスタ、ＴＰ１１０〜ＴＰ１１３はＰチャネル
トランジスタである。ＴＮ１１１のゲ−トには基準電圧
ＶＲＥＦ２を印加している。入力はＴＮ１１０とＴＰ１
１０に印加し、ＴＰ１１０のソ−スとＴＮ１１１のソ−
スが接続されている。ここでは、入力の反転信号をつく
る代わりに、ＴＮ１１１とＴＰ１１０でＮチャネルトラ
ンジスタとは相補の動作、すなわち入力が低レベルのと
きに導通し、高レベルのときに非導通になるような動作
を実現している。これらＴＮ１１０、ＴＮ１１１および
ＴＰ１１０に、さらにＴＰ１１１、ＴＰ１１２を組合せ
てレベル変換機能も兼ね備えるようにしている。基準電
圧ＶＲＥＦ２の値は、ＶＲＥＦ２＝ＶＩＨ＋ＶＴＮ＋ＶＴＰなる値にしている。ここに、ＶＩＨは入力信号の高レベ
ル、ＶＴＮとＶＴＰはＮチャネルトランジスタとＰチャ
ネルトランジスタのしきい値電圧の絶対値である。

【００６１】入力ＩＮの電圧が０（Ｖ）のときには、Ｔ
Ｎ１１０が非導通状態、ＴＮ１１１とＴＰ１１０が導通
状態となって、端子Ｎ７０が低レベル、出力ＯＵＴが高
レベルとなる。逆に、入力ＩＮの電圧がＶＩＨよりも高
いときには、ＴＮ１１１とＴＰ１１０が非導通状態、Ｔ
Ｎ１１０が導通状態となって、端子Ｎ７０が高レベル、
出力ＯＵＴは低レベルとなる。このように、小さな入力
信号振幅に対しても、安定に応答する入力回路を構成す
ることができる。また、ＶＣＣからＶＳＳにいたる直流
電流パスがないため、スタンバイ時の電流をほとんど零
にすることができる。

【００６２】以上述べた入力回路を用いれば、十分なノ
イズマ−ジンを維持しながら、入力信号振幅を小さくす
ることができるため、信号の伝送を高速に行うことがで
きる。また、スイッチングに伴う過渡電流を低減できる
ため、電源電圧の変動を抑制でき、ノイズマ−ジンを大
きくすることができる。さらには、スタンバイ状態に直
流電流を消費しないため、低消費電力が要求される電池
動作への応用も可能となる。

【００６３】以上、各実施例によつて本発明の詳細を説
明したが、本発明の適用範囲はこれらに限定されるもの
ではない。例えば、ここではＣＭＯＳトランジスタおよ
びバイポーラトランジスタによりＬＳＩを構成する場合
を主に説明したが、接合型ＦＥＴを用いたＬＳＩ、さら
にはシリコン以外の材料、例えばガリウム砒素などの基
板に素子を形成したＬＳＩなどでも、そのまま適用でき
る。

【００６４】

【発明の効果】以上述べた本発明によれば、電源電圧自
体を小さくすることなく、信号振幅を小さくすることが
できるため、高集積化に伴つて問題となる消費電力の増
大を招くことがないＬＳＩを提供できる。更に本発明に
よれば遅延時間の増大しないＬＳＩを提供できる。また
、本発明によれば高速に動作するＬＳＩを提供できる。

【図面の簡単な説明】

【図１】本発明の基本概念を説明する実施例

【図２】図
１における電圧波形図

【図３】本発明の基本概念を説明する実施例

【図４】従
来の回路

【図５】図４の回路と比較するための本発明による回路

【図６】入出力波形の定義

【図７】本発明の効果を示すための図４と図５の回路で
の特性比較結果

【図８】本発明の効果を示すための図４と図５の回路で
の特性比較結果

【図９】本発明の基本概念を説明する他の実施例

【図１
０】図９における電圧波形図

【図１１】本発明をＮＡＮＤゲート回路に適用した具体
的実施例

【図１２】本発明の内部電源電圧を発生する回路の具体
的実施例

【図１３】バイポーラトランジスタを用いた本発明の基
本概念を説明する他の実施例

【図１４】ＶＣＬ，ＶＳＬ，ＶＣＬＢ，ＶＳＬＢ発生回
路の一例

【図１５】本発明をチツプ間の信号伝達に用いた他の実
施例

【図１６】本発明をチツプ間の信号伝達に用いた他の実
施例

【図１７】本発明を論理回路に用いた他の実施例

【図１
８】本発明を論理回路に用いた他の実施例

【図１９】本
発明を論理回路に用いた他の実施例

【図２０】本発明を
論理回路に用いた他の実施例

【図２１】本発明を入力回
路に用いた他の実施例

【図２２】本発明を入力回路に用
いた他の実施例

【図２３】本発明を入力回路に用いた他
の実施例

【符号の説明】

ＣＨＰ１〜ＣＨＰ９…集積回路チツプ、ＢＬＫ１〜ＢＬ
Ｋ１３…集積回路ブロツク、ＩＮＶ１〜ＩＮＶ１９…イ
ンバータ、ＤＲＶ１〜ＤＲＶ１８…駆動回路、ＲＥＣ２
〜ＲＥＣ１９…受信回路、Ｒ１〜Ｒ１３…抵抗、Ｑ１〜
Ｑ２１…バイポーラトランジスタ、ＯＰ１，ＯＰ２…差
動増幅回路、Ｃ１〜Ｃ１２…平滑容量。

Claims

【特許請求の範囲】

【請求項１】第１および第２の信号振幅で動作するＣＭ
ＯＳ回路をそれぞれ少なくとも含む半導体集積回路にお
いて、第１の信号振幅の高レベルは第２の信号振幅の高
レベルよりも大きく、かつ第１の信号振幅の低レベルは
第２の信号振幅の低レベルよりも小さいことを特徴とす
る半導体装置。
【請求項２】請求項１記載の半導体装置において、第２
の信号振幅は１ボルト以下であることを特徴とする半導
体装置。
【請求項３】請求項２記載の半導体装置において、第１
の信号振幅は外部から供給する電源電圧の最大値と最小
値の差に等しいことを特徴とする半導体装置。
【請求項４】請求項１乃至請求項３の何れかに記載の半
導体装置において、待機時の消費電流が最大動作周波数
での動作電流の１００分の１以下であることを特徴とす
る半導体装置。
【請求項５】請求項１乃至請求項４の何れかに記載の半
導体装置において、第２の信号振幅を入力して第１の信
号振幅を出力する手段は、入力にソース、第１の端子に
ドレインが接続された第１導電形のＭＯＳトランジスタ
、入力にソース、第２の端子にドレインが接続された第
２導電形のＭＯＳトランジスタ、第１の端子にゲート、
出力にドレインが接続された第２導電形のＭＯＳトラン
ジスタ、出力にゲート、第１の端子にドレインが接続さ
れた第２導電形のＭＯＳトランジスタ、第２の端子にゲ
ート、出力にドレインが接続された第１導電形のＭＯＳ
　トランジスタ、出力にゲート、第２の端子にドレイン
が接続された第１導電形のＭＯＳトランジスタ、とを少
なくとも含むことを特徴とする半導体装置。
【請求項６】請求項１乃至請求項５の何れかに記載の半
導体装置において、集積回路内部の主たる信号の振幅を
第２の信号振幅としたことを特徴とする半導体装置。
【請求項７】請求項１乃至請求項６の何れかに記載の半
導体装置において、集積回路外部との信号授受を第２の
信号振幅で行なうことを特徴とする半導体装置。
【請求項８】複数の集積回路ブロツクから構成された半
導体装置において、該集積回路ブロツクは第２の信号振
幅の入力信号をそれよりも高い第１の信号振幅に変換す
る入力回路と、第１の信号振幅で信号処理を行なう処理
回路と、該処理回路の第１の信号振幅で駆動され上記集
積回路ブロツクの入力信号と等しい第２の信号振幅を有
する信号を上記集積回路ブロツクの外部に出力する出力
回路とを含むことを特徴とする半導体装置。
【請求項９】請求項８記載の半導体装置において、上記
第２の信号振幅は１ボルト以下であることを特徴とする
半導体装置。
【請求項１０】請求項８又は請求項９の何れかに記載の
半導体装置において、上記第１の信号振幅は、外部から
供給する電源電圧の最大値と最小値の差に等しいことを
特徴とする半導体装置。
【請求項１１】請求項８乃至請求項１０の何れかに記載
の半導体装置において、上記半導体装置の待機時の消費
電流が最大動作周波数での動作電流の１００分の１以下
であることを特徴とする半導体装置。
【請求項１２】請求項８乃至請求項１１の何れかに記載
の半導体装置において、上記入力回路は、入力にソース
、第１の端子にドレインが接続された第１導電形のＭＯ
Ｓトランジスタと、入力にソース、第２の端子にドレイ
ンが接続された第２導電形のＭＯＳトランジスタと、第
１の端子にゲート、出力にドレインが接続された第２導
電形のＭＯＳトランジスタと、出力にゲート、第１の端
子にドレインが接続された第２導電形のＭＯＳトランジ
スタと、第２の端子にゲート、出力にドレインが接続さ
れた第１導電形のＭＯＳトランジスタと、出力にゲート
、第２の端子にドレインが接続された第１導電形のＭＯ
Ｓトランジスタとを少なくとも含むことを特徴とする半
導体装置。
【請求項１３】請求項８乃至請求項１２の何れかに記載
の半導体装置において、半導体装置内部の主たる信号の
振幅を上記第２の信号振幅としたことを特徴とする半導
体装置。
【請求項１４】請求項８乃至請求項１３の何れかに記載
の半導体装置において、半導体装置外部との信号の授受
を上記第２の信号振幅で行なうことを特徴とする半導体
装置。
【請求項１５】請求項８乃至請求項１４の何れかに記載
の半導体装置において、上記半導体装置は記憶装置であ
ることを特徴とする半導体装置。
【請求項１６】第１および第２の信号振幅で動作するＣ
ＭＯＳ回路をそれぞれ少なくとも含む半導体集積回路に
おいて、その入力あるいは出力の信号振幅の一方が第２
の信号振幅に等しく、第２の信号振幅は第１の信号振幅
の１／２よりも小さいことを特徴とする半導体装置。
【請求項１７】請求項１６記載の半導体装置において、
第１の信号振幅は外部から供給する電源電圧の最大値と
最小値の差に等しいことを特徴とする半導体装置。
【請求項１８】請求項１７記載の半導体装置において、
第２の信号振幅は１ボルト以下であることを特徴とする
半導体装置。
【請求項１９】請求項１６乃至請求項１８の何れかに記
載の半導体装置において、待機時の消費電流が最大動作
周波数での動作電流の１００分の１以下であることを特
徴とする半導体装置。
【請求項２０】請求項１６乃至請求項１８の何れかに記
載の半導体装置において、待機時の消費電流が１ｍＡ以
下であることを特徴とする半導体装置。