JP3534399B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、特に微
細素子で構成された高速、高集積の半導体装置に関す
る。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ＝ Large Scale
Integration)の高集積化は、その構成素子であるＭＯ
Ｓトランジスタの微細化により進められてきた。素子の
最小寸法が０.５ ミクロン以下のいわゆるデイープサブ
ミクロンＬＳＩになると、素子の耐圧の低下とともにＬ
ＳＩの消費する電力の増大が問題になつてくる。このよ
うな問題に対しては、素子の微細化にともなつて動作電
源電圧を低下させることが有効な手段であると考えられ
る。

【０００３】現在のＬＳＩの電源電圧としては５Ｖが主
流であるため、微細な素子でＬＳＩを構成する手段とし
て、ＬＳＩチツプ上に外部電源電圧を降圧する電圧変換
回路を搭載する技術が、アイ・イー・イー・イー・ジヤ
ーナル・オブ・ソリツド・ステート・サーキツツ、第２
１巻、第５号、第６０５〜第６１１頁（１９８６）(IEE
E Jounal of Solid-State Circuits, vol.21, No.5, p
p.605-611, October 1986 )において論じられている。
この場合の外部電源電圧と内部電源電圧の値は、それぞ
れ５Ｖと３.５Ｖ である。このように、ＬＳＩの中でも
最高集積度のダイナミツクＲＡＭ（DRAM）で消費電力の
問題が顕在化しつつある。

【０００４】

【発明が解決しようとする課題】しかし、一方、物理的
な制約から電源電圧には下限が存在することが指摘され
ている。この制約については、アイ・イー・イー・イー
・ジヤーナル・オブ・ソリツド・ステート・サーキツ
ツ、第９巻、第５号、第２５６〜第２６７頁(１９７
４）( IEEE Jounal of Solid-State Circuits, vol.9,N
o.5, pp.256-267, October 1974 )において論じられて
いる。この中に示されているように、MOS トランジスタ
の低電流特性は、ドレイン電流がゲート電圧に対して指
数関数的に減衰する、いわゆるサブスレツシヨルド特性
を有している。この係数はサブスレツシヨルド係数（テ
ーリング係数）と呼ばれ、室温では８０ｍＶ／１桁 程
度の値である。したがつて、電源電圧の低下に比例して
ゲートしきい値電圧を低下させると、トランジスタがカ
ツトオフしている期間にも微小な直流電流が流れ、待機
時の消費電流を増大させるという問題を有する。このた
め、従来のＣＭＯＳ回路においては、電源電圧を低下さ
せたとき、しきい値電圧はある値以下には下げられない
とされていた。その実用上の下限については、プロシー
デイングス・オブ・テクニカル・ペーパーズ・１９８９
・インターナシヨナル・シンポジウム・オン・ブイエル
エスアイ・テクノロジー・システム・アンド・アプリケ
ーシヨンズ、第１８８〜第１９２頁（１９８９）(Proce
edings of Technical Papers,1989 International Symp
osium on VLSI Technology, Systems and Application
s, pp.188-192, May 1989)や、プロシーデイングス・
オブ・ザ・シンポジウム・オン・ロウ・テンパレチヤー
・エレクトロニクス・アンド・ハイ・テンパレチヤー・
スーパーコンダクターズ、第５５〜第６９頁（１９８
７） ( Proceedings of the Symposium on Low Tempera
ture Electronics and High Temperature Superconduct
ors, pp.55-69, Oct. 1987)、において論じられてい
る。その値はおよそ０. ３５〜０.５５Ｖ程度である。
このときの電源電圧の下限は、実用上１.５Ｖ程度であ
り、さらに電圧を下げると、遅延時間が著しく増大する
という問題があつた。

【０００５】本発明の目的は、低い電源電圧で好適な動
作をする半導体集積回路を提供することにある。

【０００６】

【課題を解決するための手段】本願発明の一例を示せば
以下の通りである。即ち、２種類のしきい値のＭＯＳト
ランジスタにより構成した回路であって、前記回路に含
まれる転送ゲートに前記２種類のしきい値のＭＯＳトラ
ンジスタのうちしきい値電圧の絶対値の低いＭＯＳトラ
ンジスタを用いる。更に、前記２種類のしきい値のＭＯ
Ｓトランジスタのうちしきい値電圧の絶対値の低いＭＯ
Ｓトランジスタはゲート・ソース間電圧を０Ｖとしたと
きにサブスレショルド電流の流れる特性を持つものであ
る。

【０００７】転送ゲートにしきい値電圧の小さなＭＯＳ
トランジスタを用いることで、転送ゲートの信号損失が
低減される。

【０００８】

【発明の実施の形態】図１は本発明によるＣＭＯＳ集積
回路の基本概念を説明する実施例である。同図におい
て、ＣＭＯＳ集積回路はＢＬＫ１、ＢＬＫ２などの複数
の回路ブロツクと、それらの間で信号を伝達する信号配
線から構成される。この図の例では、ＢＬＫ１の出力を
信号配線ＳＩＧ１によりBLK2の入力に伝達している。各
回路ブロツクは、他の回路ブロツクからの小さな振幅の
信号を受けて大きな振幅の信号に変換する信号受信部
（例えば、図中ＲＥＣ２）、大きな振幅の信号を処理す
る信号処理部（例えば、図中ＩＮＶ１、ＩＮＶ２）、小
さな振幅の信号を信号配線に出力する駆動回路（例え
ば、図中ＤＲＶ１）とから構成される。

【０００９】これらのうち信号処理部は、電源電圧ＶＣ
ＣとＶＳＳにより動作し、その信号振幅は（ＶＣＣ−Ｖ
ＳＳ）となる。駆動回路ＤＲＶ１はＮチヤネルＭＯＳト
ランジスタＴＮ２およびＰチヤネルMOS トランジスタＴ
Ｐ２により構成される。この駆動回路は電源電圧ＶＣＬ
ＯおよびＶＳＬＯで動作し、信号線ＳＩＧ１に振幅（Ｖ
ＣＬＯ−ＶＳＬＯ）の信号を出力する。なお、これらの
電源電圧の間には ＶＣＣ＞ＶＣＬＯ＞ＶＳＬＯ＞ＶＳＳ なる関係が成り立つている。なお、この例ではＴＮ２の
バツクゲートはＶＳＳに、ＴＰ２のバツクゲートはＶＣ
Ｃに、それぞれ接続しているが、それぞれＶＳＬＯ、Ｖ
ＣＬＯに接続してもかまわない。

【００１０】信号受信部ＲＥＣ２は、転送ゲートを成す
ＮチヤネルＭＯＳトランジスタＴＮ３およびＰチヤネル
ＭＯＳトランジスタＴＰ３、互いのゲートとドレインが
交差接続されたＮチヤネルＭＯＳトランジスタ対ＴＮ４
とＴＮ５およびＰチヤネルＭＯＳトランジスタ対ＴＰ４
とＴＰ５から構成される。

【００１１】また転送ゲートＴＮ３のゲートには電圧Ｖ
ＣＬＩを、ＴＰ３のゲートには電圧ＶＳＬＩをそれぞれ
印加している。なお、ＴＮ３のバツクゲートはＶＳＳ
に、ＴＰ３のバツクゲートはＶＣＣに、それぞれ接続し
ているが、これらは、それぞれVSLO、ＶＣＬＯであつて
もかまわない。本実施例では、ＮチヤネルＭＯＳトラン
ジスタのゲートしきい値電圧は約０.５Ｖ 、Ｐチヤネル
ＭＯＳトランジスタのゲートしきい値電圧は約−０.５
Ｖ に設定している。

【００１２】さて、この回路の動作を図２を用いて説明
する。この例では、ＶＣＣ＝１．５Ｖ、ＶＳＳ＝０Ｖ、
ＶＣＬＯ＝１Ｖ、ＶＳＬＯ＝０.５Ｖ、ＶＣＬＩ＝１.５
Ｖ、ＶＳＬＩ＝０Ｖの場合について説明するが、これら
の値に限るものでなく、ＶＣＣ＞ＶＣＬＯ＞ＶＳＬＯ＞
ＶＳＳかつ、ＶＣＬＩ＞ＶＳＬＩが成り立つような電圧
であれば効果がある。さて、今、回路ブロツクＢＬＫ１
内のインバータINV1の出力Ｎ１が、時刻ｔ０において
１.５Ｖ から０Ｖに、時刻ｔ３において０Ｖから１.５
Ｖ に変化する場合を考える。

【００１３】時刻ｔ０の以前、すなわち端子Ｎ１が１.
５Ｖ の間は、トランジスタＴＮ２のゲート・ソース間
電圧は１Ｖ、トランジスタＴＰ２のゲート・ソース間電
圧は０.５Ｖ になるため、ＴＮ２が導通、ＴＰ２が非導
通となり、駆動回路の出力、すなわち信号線ＳＩＧ１に
はＶＳＬＯ＝０.５Ｖ が出力される。同時に、受信回路
ＲＥＣ２を構成する転送ゲートＴＮ３のゲート・ソース
間電圧は１Ｖ、トランジスタＴＰ３のゲート・ソース間
電圧は−０.５Ｖ になるため、ＴＮ３が導通、ＴＰ３が
非導通となる。トランジスタＴＮ３の駆動能力をＴＰ４
に比べて充分大きく設計しているため、端子Ｎ２は入力
ＳＩＧ１と等しい０.５Ｖ になつており、トランジスタ
ＴＰ５が導通している。一方、端子Ｎ３の電圧は０.５
Ｖ 以下になつているため、トランジスタＴＮ５は非導
通となり、端子Ｎ４は１.５Ｖ になつている。したがつ
て、トランジスタＴＮ４は導通しており、端子Ｎ３は結
果的に０Ｖに設定されている。これらのトランジスタの
中で、ＴＰ３のゲート・ソース間電圧は−０.５Ｖ とゲ
ートしきい値電圧に一致するため、サブスレツシヨルド
電流と呼ばれる微小な電流が流れるが、集積回路全体の
トランジスタに比べれば、このトランジスタの占める割
合は小さく、その電流は無視できるほど小さい。さて、
時刻ｔ０において端子Ｎ１が、１.５Ｖ から０Ｖに変化
する場合を考える。トランジスタＴＮ２のゲート・ソー
ス間電圧は−０.５Ｖ 、トランジスタＴＰ２のゲート・
ソース間電圧は−１Ｖになるため、ＴＮ２が非導通、Ｔ
Ｐ２が導通となり、駆動回路の出力、すなわち信号線Ｓ
ＩＧ１にはＶＣＬＯ＝１Ｖが出力される。これにより、
端子Ｎ２の電圧は約１Ｖまで上昇し、受信回路ＲＥＣ２
を構成する転送ゲートＴＮ３のゲート・ソース間電圧は
０.５Ｖ、トランジスタＴＰ３のゲート・ソース間電圧
は−１Ｖになるため、ＴＮ３が非導通、ＴＰ３が導通と
なる。トランジスタＴＰ３の駆動能力をTN4 に比べて充
分大きく設計することにより、端子Ｎ３は入力ＳＩＧ１
と等しい１Ｖになり、トランジスタＴＮ５が導通する。
一方、端子Ｎ２の電圧は約１Ｖまで上昇しているので、
トランジスタＴＰ５は非導通となり、端子Ｎ４は０Ｖに
なる。その結果、トランジスタＴＰ４が導通し、端子Ｎ
２は時刻ｔ２において、１.５Ｖ まで引き上げられる。

【００１４】時刻ｔ３において端子Ｎ１が、０Ｖから
１.５Ｖに変化する場合にも、これと同様に信号線SIG1
は１Ｖから０.５Ｖに、端子Ｎ４は０Ｖから１.５Ｖへと
変化する。

【００１５】このように、回路ブロツクＢＬＫ１内の
１.５Ｖの信号振幅を０.５Ｖ の振幅を有する信号に変
換し、かつ、その信号を回路ブロツクＢＬＫ２で再び
１.５Ｖの信号振幅に変換することができる。一般に、
集積回路の消費電力の大部分は、回路ブロツク間で信号
授受を行なうために設けられた信号線（バス）の充放電
で費やされる。したがつて、この信号線の電圧振幅を小
さくすることは集積回路全体の低消費電力化に極めて有
効である。また、集積回路ブロツク内の電圧振幅をバス
の信号振幅よりも大きくすることにより、ブロツク内の
回路群の動作速度を上げると同時に、バスを駆動するイ
ンバータ回路（ドライバ）のゲートをバスの振幅以上の
大きな振幅で駆動でき、バスのスイツチング速度も改善
できるという利点も兼ね備えている。本実施例では、信
号線ＳＩＧ１の負荷容量ＣＷを一回充放電するのに要す
る電荷量を ＣＷ（ＶＣＣ−ＶＳＳ） から、ＣＷ（Ｖ
ＣＬＯ−ＶＳＬＯ） へと約三分の一に減少させること
ができる。これにより、消費電流および消費電力も約三
分の一に減少させることができる。また、同じ動作速度
で比較すると、信号線容量の充放電にともない発生する
信号線や電源線のピーク電流も約三分の一に減少させる
ことができ、信号線や電源線を構成する金属配線の信頼
性を向上させることもできる。さらには、電源線の抵抗
のために発生する電源の雑音も約三分の一に減少させる
ことができ、より動作が安定な集積回路を供することが
できる。このように、主たる信号線の信号振幅を小さく
することにより、高速性を維持しながら、低消費電力か
つ低雑音の集積回路を実現することができる。

【００１６】以上の説明では、６つの電源電圧ＶＣＣ，
VSS，ＶＣＬＯ，ＶＳＬＯ，ＶＣＬＩ，ＶＳＬＩを用い
て回路を構成する場合について説明した。これらの電圧
の一部は本実施例で示したように同じ電圧であつても良
い。これらは全て外部から供給しても良いし、ＶＣＣと
ＶＳＳを装置外部から与え、集積回路内部に設けた電圧
変換回路によりVCLO、ＶＳＬＯ，ＶＣＬＩ，ＶＳＬＩな
どを発生しても構わない。

【００１７】図３は本発明によるＣＭＯＳ集積回路の他
の一実施例である。本実施例では、電源の種類を減らす
ために各導電型のＭＯＳトランジスタのしきい値電圧の
種類を複数としている。同図において、図１の実施例と
異なる点は、駆動回路ＤＲＶ３を構成するＮチヤネルＭ
ＯＳトランジスタＴＮ６およびＰチヤネルＭＯＳトラン
ジスタＴＰ６、および信号受信部ＲＥＣ４の転送ゲート
を成すＮチヤネルＭＯＳトランジスタＴＮ７およびＰチ
ヤネルＭＯＳトランジスタＴＰ７のゲートしきい値電圧
の絶対値を他の回路を構成するＭＯＳトランジスタのゲ
ートしきい値電圧の絶対値よりも低くした事である。こ
れにより、駆動回路の電源電圧と転送ゲートのゲート印
加電圧をＶＣＬおよびVSLに揃える事ができる。なお、
ＴＮ６とＴＮ７のバツクゲートはＶＳＳに、ＴＰ６とＴ
Ｐ７のバツクゲートはＶＣＣに、それぞれ接続している
が、これらは、それぞれＶＳＬおよびＶＣＬであつても
かまわない。本実施例では、ＮチヤネルＭＯＳトランジ
スタのゲートしきい値電圧は、高い方が約０.５Ｖ 、低
い方が約０Ｖ、ＰチヤネルＭＯＳトランジスタのゲート
しきい値電圧は絶対値の高い方が約−０.５Ｖ 、絶対値
の低い方が約０Ｖである。

【００１８】この回路の動作は図２に示した動作波形で
同様に説明される。ここでは、ＶＣＣ＝1.5Ｖ，ＶＳＳ
＝０Ｖ，ＶＣＬ＝１Ｖ，ＶＳＬ＝0.5Ｖの場合について
説明するが、これらの値に限るものでないことは自明で
ある。

【００１９】時刻ｔ０の以前、すなわち端子Ｎ５が１.
５Ｖ の間は、トランジスタＴＮ６のゲート・ソース間
電圧は１Ｖ、トランジスタＴＰ６のゲート・ソース間電
圧は０.５Ｖ になるため、ＴＮ６が導通、ＴＰ６が非導
通となり、駆動回路の出力、すなわち信号線ＳＩＧ２に
はＶＳＬ＝０.５Ｖ が出力される。同時に、受信回路Ｒ
ＥＣ４を構成する転送ゲートＴＮ７のゲート・ソース間
電圧は０.５Ｖ、トランジスタＴＰ７のゲート・ソース
間電圧は０Ｖになつているため、ＴＮ７が導通、ＴＰ７
が非導通となる。トランジスタＴＮ７の駆動能力をＴＰ
８に比べて充分大きく設計することにより、端子Ｎ６は
入力ＳＩＧ２と等しい０.５Ｖ になつており、トランジ
スタＴＰ９が導通している。一方、端子Ｎ７の電圧は
０.５Ｖ 以下になつているため、トランジスタＴＮ９は
非導通となつており、端子Ｎ８は１.５Ｖ になつてい
る。したがつて、トランジスタＴＮ８が導通し、端子Ｎ
７は結果的に０Ｖに設定される。これらのトランジスタ
の中で、ＴＰ７のゲート・ソース間電圧は０Ｖとなり、
ゲートしきい値電圧に一致するため、サブスレツシヨル
ド電流と呼ばれる微小な電流が流れるが、集積回路全体
のトランジスタに比べれば、このトランジスタの占める
割合は小さく、その電流は無視できるほど小さい。

【００２０】その他の時刻における動作も図１に示した
例と同様である。このように、各導電型に対して二種類
のゲートしきい値電圧のＭＯＳトランジスタを用いるこ
とで、４つの電源電圧ＶＣＣ，ＶＳＳ，ＶＣＬ，ＶＳＬ
により回路を構成することができる。これらは全て外部
から供給しても良いし、ＶＣＣとＶＳＳを装置外部から
与え、集積回路内部に設けた電圧変換回路によりＶＣ
Ｌ、ＶＳＬなどを発生しても構わない。なお、この実施
例によつても先の実施例で述べた効果と同等の効果を得
ことができる。

【００２１】次に、図５を用いて本発明の効果を具体的
に説明する。図４および図５は負荷容量（ＣＬ＝２ｐ
Ｆ）の駆動回路を従来の技術および本発明を用いて構成
した例を示している。いずれの場合にも、振幅（ＶＣＬ
−ＶＳＬ）の信号を入力して、負荷を振幅（ＶＣＬ−Ｖ
ＳＬ）で駆動するようにしている。従来のＣＭＯＳ集積
回路では、図４に示すように複数段のＣＭＯＳインバー
タにより駆動回路を構成している。ＣＭＯＳインバータ
では電源電圧がそのまま信号振幅に等しくなるため、Ｖ
ＣＬおよびＶＳＬを電源として動作させている。一方本
発明では、図５に示すように入力信号の振幅を増幅する
レベル変換回路ＲＥＣ５と負荷を駆動するＣＭＯＳイン
バータ回路ＤＲＶ５とにより構成している。ＲＥＣ５は
図３中のＲＥＣ４と、またＤＲＶ５は図３中のＤＲＶ３
と、それぞれ基本的に同じである。また、各トランジス
タのゲートしきい値電圧も図３の説明で述べた値と同じ
である。ＭＯＳトランジスタのゲート酸化膜厚は７ｎｍ
(ナノメータ）、また各トランジスタのゲート長Ｌなら
びにゲート幅Ｗは以下のとおりである。

【００２２】 これにより、従来回路と本発明の回路の待機時における
消費電力は、ほぼ同じ程度になる。

【００２３】図６は入力(ＩＮ)および出力（ＯＵＴ）の
波形を示している。出力が１０％から９０％に達する時
間を出力立上り時間ｔｒ、９０％から１０％に達する時
間を出力立下り時間ｔｆ、入力が５０％まで立ち上がつ
てから出力が５０％まで立ち上がるまでの時間を立上り
伝播遅延時間tpdr、入力が５０％まで立ち下がつてから
出力が５０％まで立ち下がるまでの時間を立下り伝播遅
延時間tpdf、とそれぞれ定義する。

【００２４】図７は出力立上り時間ｔｒの信号振幅（Ｖ
ＣＬ−ＶＳＬ）依存性の計算機解析結果を示している。
従来のＣＭＯＳインバータによる駆動回路では信号振幅
が１.５Ｖ 以下で急激に立上り時間が増大する。信号振
幅と立上り時間の関係を代表的なものについて示すと 信号振幅（Ｖ） 出力立上り時間ｔｒ(ｎｓ) ２ １.３７ １.５ １．９８ １ ４.２５ となる。速度性能の面からｔｒ＜２ｎｓをひとつの目安
とすると、信号振幅の最小値は１．５Ｖとなる。一方、
本発明では信号振幅と立上り時間の関係は 信号振幅（Ｖ） 出力立上り時間ｔｒ(ｎｓ） ０.５ １.０９ ０.４ １.１７ ０.３ １.３０ ０.２ １.５５ ０.１ ２.１６ となり、ｔｒ＜２ｎｓをひとつの目安とすると、信号振
幅の最小値は約０．１２Ｖとなる。この解析結果より、
出力立上り時間ｔｒを基準に考えると、本発明により、
信号振幅を従来の１．５Ｖから約０．１２Ｖへと約１桁
低減することができる。なお、ここには出力立上り時間
ｔｒの解析結果を示したが、出力立下がり時間ｔｆにつ
いても同様の改善効果が得られる。

【００２５】図８は立上り伝播遅延時間ｔｐｄｒの信号
振幅（ＶＣＬ−ＶＳＬ）依存性の計算機解析結果を示し
ている。従来のＣＭＯＳインバータによる駆動回路で
は、立上り時間と同様、信号振幅が１．５Ｖ以下で急激
に立上り伝播遅延時間が増大する。信号振幅と立上り伝
播遅延時間の関係を代表的なものについて示すと 信号振幅(Ｖ) 立上り伝播遅延時間ｔpdr(ns) ２ １.２９ １.５ １．８２ １ ３.８１ となる。速度性能の面からｔｐｄｒ＜３ｎｓをひとつの
目安とすると、信号振幅の最小値は約1.2Ｖとなる。一
方、本発明では信号振幅と立上り伝播遅延時間の関係は 信号振幅(Ｖ) 立上り伝播遅延時間ｔpdr(ns) ０.５ １.９７ ０.４ ２.２９ ０.３ ２.８４ ０.２ ３.９９ となり、tpdr＜３ｎｓをひとつの目安とすると、信号振
幅の最小値は約０．３１Ｖとなる。この解析結果より、
立上り伝播遅延時間tpdrを基準に考えると、本発明によ
り、信号振幅を従来の約1.2Ｖから約０.３１Ｖ へと約
４分の１に低減することができる。なお、ここには立上
り伝播遅延時間ｔｒの解析結果を示したが、立下がり伝
播遅延時間ｔｆについても同様の改善効果が得られる。

【００２６】図９は本発明によるＣＭＯＳ集積回路の他
の一実施例である。図１あるいは図３の実施例では、信
号が高レベルと低レベルの間で遷移する際に、信号受信
部から信号線に、または信号線から信号受信部に微小な
直流電流が流れる。信号線の寄生抵抗および寄生容量の
影響で信号の立上りあるいは立ち下がり時間が大きい場
合、さらには一つの信号線に多くの信号受信回路が接続
されるような場合には、この電流が少ない方が回路動作
上好ましい。図９は、この直流電流を流さないようにす
る構成の一例を示している。この例では、他の回路ブロ
ツクからの小さな振幅の信号を受けて、大きな振幅の信
号に変換する信号受信部をＣＭＯＳインバータによる受
信回路REC8A、およびレベル変換回路ＲＥＣ８Ｂとによ
り構成している。ＲＥＣ８Ａのインバータ回路は、図中
の駆動回路ＤＲＶ７のインバータ回路と同様、VCL とＶ
ＳＬを電源として動作する。レベル変換回路ＲＥＣ８Ｂ
は、基本的に図３中のＲＥＣ４と同じものである。同図
において、駆動回路ＤＲＶ７を構成するＮチヤネルＭＯ
ＳトランジスタTN16およびＰチヤネルＭＯＳトランジス
タＴＰ１６、受信回路ＲＥＣ８Ａのインバータを成すＮ
チヤネルＭＯＳトランジスタＴＮ１７およびＰチヤネル
ＭＯＳトランジスタＴＰ１７、およびレベル変換回路Ｒ
ＥＣ８Ｂの転送ゲートを成すＮチヤネルＭＯＳトランジ
スタＴＮ１８およびＰチヤネルＭＯＳトランジスタＴＰ
１８のゲートしきい値電圧の絶対値を他の回路を構成す
るＭＯＳトランジスタのゲートしきい値電圧の絶対値よ
りも低くしている。なお、ＴＮ１６、ＴＮ１７およびTN
18のバツクゲートはＶＳＳに、ＴＰ１６、ＴＰ１７およ
びＴＰ１８のバツクゲートはＶＣＣに、それぞれ接続し
ているが、これらは、それぞれＶＳＬおよびＶＣＬであ
つてもかまわない。図３の実施例と同様、ＮチヤネルＭ
ＯＳトランジスタのゲートしきい値電圧は、高い方が約
０.５Ｖ 、低い方が約０Ｖ、ＰチヤネルＭＯＳトランジ
スタのゲートしきい値電圧は絶対値の高い方が約−０.
５Ｖ 、絶対値の低い方が約０Ｖである。

【００２７】この回路の動作は図１０に示した動作波形
で説明される。図３に示した例との相違は、レベル変換
回路ＲＥＣ８Ｂの入力を信号線で直接駆動する代わり
に、インバータで反転した出力で駆動する点にある。し
たがつて、本実施例では端子Ｎ１０の信号が端子Ｎ１４
で反転しているが、基本的な動作に変わりはない。な
お、ここでは、ＶＣＣ＝１.５Ｖ，ＶＳＳ＝０Ｖ，ＶＣ
Ｌ＝１Ｖ，ＶＳＬ＝０.５Ｖの場合について説明する
が、これらの値に限るものでないことは自明である。

【００２８】このように、信号受信部をＣＭＯＳインバ
ータとレベル変換回路とで構成することにより、信号線
から信号受信部への直流電流の流入、あるいは信号受信
部から信号線への直流電流の流出を無くすことができ
る。なお、受信回路を構成するCMOSインバータにおいて
電源ＶＣＬからＶＳＬに直流電流が流れる。しかし、イ
ンバータを構成する素子数および寸法は、集積回路全体
の素子数および寸法に対して無視できるほど小さいの
で、この電流が集積回路の消費電流に対して大きな影響
を及ぼすことはない。

【００２９】図１１は本発明によるＣＭＯＳ集積回路の
他の一実施例である。本実施例では、複数の小さな振幅
の信号を入力として、その論理演算結果を回路ブロツク
内部で使用する大きな信号振幅に変換するようにした信
号受信部を提供する。

【００３０】この例では、信号受信部を、ＮＡＮＤゲー
トによる受信回路ＲＥＣ１１Ａ、およびレベル変換回路
ＲＥＣ１１Ｂとにより構成している。REC11AのＮＡＮＤ
ゲートは、図９のＲＥＣ８Ａと同様、ＶＣＬとＶＳＬを
電源として動作する。レベル変換回路ＲＥＣ１１Ｂは、
基本的に図３中のＲＥＣ４や図９中のＲＥＣ８Ｂと同じ
ものである。

【００３１】通常のＣＭＯＳ回路の場合と同様、２つの
直列接続されたＮチヤネルＭＯＳトランジスタＴＮ３
２、ＴＮ３３と、２つの並列接続されたＰチヤネルＭＯ
ＳトランジスタＴＰ３２，ＴＰ３３とからＮＡＮＤゲー
トを構成している。これに、他の回路ブロツクＢＬＫ９
からの信号ＳＩＧ４と、ＢＬＫ１０からの信号ＳＩＧ５
とを入力し、そのNAND出力を端子Ｎ１５に得ている。Ｎ
ＡＮＤゲートを構成するＭＯＳトランジスタには、図９
中のＲＥＣ８Ａの場合と同様、しきい値電圧の絶対値の
低いものを用いている。このような構成をとることによ
り、複数の低振幅信号の論理演算結果を、大きな信号と
して回路ブロツク内に取り込むことができる。ここでは
論理演算の例として、２入力のＮＡＮＤの場合について
説明したが、その他の、例えば３入力以上のＮＡＮＤ
や、２入力以上のＮＯＲや、ＥＯＲ（排他的論理和）な
ど、どのような論理演算についても同様に適用できるこ
とは自明である。

【００３２】図１２は、外部電源電圧ＶＣＣ、ＶＳＳを
もとにして、チツプ内部で電源電圧ＶＣＬ、ＶＳＬを発
生する回路の構成の一実施例である。

【００３３】図中、ＤＩＶは３つの抵抗Ｒ１，Ｒ２，Ｒ
３により構成した分圧回路、ＯＰ１，ＯＰ２は差動増幅
回路、ＴＰ４０はＶＣＬ駆動用のＰチヤネルＭＯＳトラ
ンジスタ、ＴＮ４０はＶＳＬ駆動用のＮチヤネルＭＯＳ
トランジスタ、Ｒ４とＲ５はバイアス用の抵抗、Ｃ１〜
Ｃ３は平滑用の容量である。この回路によりＶＣＬとＶ
ＳＬには、それぞれ ＶＣＬ＝（Ｒ２＋Ｒ３）×（ＶＣＣ−ＶＳＳ）／（Ｒ１
＋Ｒ２＋Ｒ３） ＶＳＬ＝Ｒ３×（ＶＣＣ−ＶＳＳ）／（Ｒ１＋Ｒ２＋Ｒ
３） なる電圧が得られる。例えば、ＶＣＣ＝１.５Ｖ，ＶＳ
Ｓ＝０Ｖ，Ｒ１＝Ｒ２＝Ｒ３の場合には、ＶＣＬ＝１
Ｖ，ＶＳＬ＝０.５Ｖが得られる。

【００３４】図１３は本発明による集積回路の他の一実
施例である。本実施例では、共通の電源ＶＣＬ，ＶＳＬ
を信号線の駆動回路に供給する代わりに、ＶＣＣ，ＶＳ
Ｓを供給し、各駆動回路毎に信号振幅を低減するように
している。

【００３５】図１３において、ＣＨＰ５は集積回路チツ
プ、ＢＬＫ１２やＢＬＫ１３はチツプを構成する回路ブ
ロツク、ＳＩＧ６はＢＬＫ１２からＢＬＫ１３に小さな
振幅の信号を伝達するための信号線、ＤＲＶ１２は信号
線の駆動回路、ＲＥＣ１３は信号の受信回路である。駆
動回路ＤＲＶ１２を除けば、基本的な構成は、図３に示
したものと同様である。

【００３６】駆動回路ＤＲＶ１２は、ＮチヤネルＭＯＳ
トランジスタＴＮ４０、ＰチヤネルＭＯＳトランジスタ
ＴＰ４０、ＮＰＮ形バイポーラ・トランジスタＱ１、Ｐ
ＮＰ形バイポーラ・トランジスタＱ２、とから構成して
いる。２つのバイポーラ・トランジスタのコレクタ端子
は、それぞれ電源ＶＣＣ、ＶＳＳに接続し、エミツタ端
子をＣＭＯＳインバータに接続している。各バイポーラ
・トランジスタのベース端子には、直流電圧ＶＣＬＢ，
VSLBを印加している。これらの値は、それぞれ ＶＣＬＢ＝ＶＣＬ＋ＶＢＥ ＶＳＬＢ＝ＶＳＬ−ＶＢＥ である。ここに、ＶＢＥはバイポーラ・トランジスタの
ベース・エミツタ間の順方向電圧降下であり、約０.７
５Ｖ である。このような接続にすることにより、端子
Ｎ２０にはＶＣＬが、端子N21にはＶＳＬが、それぞれ
得られる。この回路方式によれば、ＶＣＬやＶＳＬとい
つた電源は、図３の例ほど低インピーダンスにする必要
がない。したがつて、図１２に示したような発生回路
も、大きな駆動能力を備える必要がなくなり、発生回路
自体の占有面積の増大や、消費電力の増大を招くことが
なくなる。なお、この例で用いたＮＰＮ形やＰＮＰ形の
バイポーラ・トランジスタの代わりに、それぞれＮチヤ
ネルとＰチヤネルのＭＯＳトランジスタを用いても、同
様な効果を得ることができる。

【００３７】図１４は、外部電源電圧ＶＣＣ、ＶＳＳを
もとにして、チツプ内部で電源電圧ＶＣＬ、ＶＳＬおよ
びＶＣＬＢ、ＶＳＬＢを発生する回路の構成の一実施例
である。

【００３８】図中、分圧回路は抵抗Ｒ１０、Ｒ１１、Ｒ
１２とベースとエミツタを接続したＮＰＮ形およびＰＮ
Ｐ形のバイポーラ・トランジスタＱ３、Ｑ４とにより構
成している。Ｑ５はＶＣＬ駆動用のＮＰＮ形バイポーラ
・トランジスタ、Ｑ６はVSL駆動用のＰＮＰ形バイポー
ラ・トランジスタ、Ｒ１３はバイアス用の抵抗、Ｃ１０
〜Ｃ１２は平滑用の容量である。この回路によりＶＣＬ
とＶＳＬには、それぞれ VCL =（(R11+R12)×VCC+(R10-R11-R12)×VBE）／（R10+
R11+R12） VSL =（R12×VCC+(R10+R11-R12)×VBE）／（R10+R11+R1
2） なる電圧が得られる。ただし、ここではＶＳＳ＝０Ｖと
仮定している。また、ＶＢＥはバイポーラ・トランジス
タのベース・エミツタ間の順方向電圧降下であり約０.
７５Ｖ 程度である。例えば、ＶＣＣ＝３Ｖ、０.２５×
Ｒ１１＝Ｒ１０＝R12の場合には、ＶＣＬ＝２Ｖ、ＶＳ
Ｌ＝１Ｖが得られる。

【００３９】図１５は本発明による集積回路の他の一実
施例である。本実施例では、集積回路チツプ間の信号伝
達を低振幅の信号で行うようにしている。

【００４０】同図において、ＣＨＰ６とＣＨＰ７は集積
回路チツプ、ＳＩＧ７はＣＨＰ６からＣＨＰ７に小さな
振幅の信号を伝達するための信号線、DRV16 は信号線の
駆動回路、ＲＥＣ１７は信号の受信回路である。駆動回
路ＤＲＶ１６は図１３中のＤＲＶ１２に、受信回路ＲＥ
Ｃ１７は図１３中のＲＥＣ１３に示したものと、基本的
に同じである。

【００４１】このような構成にすることにより、容量の
大きなチツプ間の信号線を駆動するのに必要な電力を低
減することができる。また、信号線の充放電に伴つて発
生するピーク電流を低く抑えることができ、信号配線の
信頼性や、電源線の雑音を小さくすることができる。し
たがつて、マイクロプロセツサなどの信号線数の多い集
積回路では、特に効果が大きい。

【００４２】また、集積回路チツプの従来の入力回路で
は、ＴＴＬレベル（例えば、ＬＯＷ判定レベル最大値Ｖ
ＩＬ_MAX＝０.８Ｖ、ＨＩＧＨ判定レベル最小値ＶＩＨ
_MIN＝２.４Ｖ）の入力に対して、ＣＭＯＳインバータに
貫通電流が流れるため、待機時の電流を小さくできな
い、という問題があつたが、本発明の受信回路を用いれ
ば、この待機時電流を著しく小さくすることができるた
め、集積回路チツプの消費電流低減に極めて有効であ
る。

【００４３】図１６は本発明による集積回路の他の一実
施例である。本実施例では、図１５と同様、集積回路間
の信号伝達を低振幅の信号で行うようにしている。

【００４４】同図において、ＣＨＰ８とＣＨＰ９は集積
回路チツプ、ＳＩＧ８はＣＨＰ８からＣＨＰ９に小さな
振幅の信号を伝達するための信号線、DRV18 は信号線の
駆動回路、ＲＥＣ１９は信号の受信回路である。駆動回
路ＤＲＶ１８はＮＰＮ形バイポーラ・トランジスタＱ２
０およびＰＮＰ形バイポーラ・トランジスタＱ２１によ
る相補型インバータ回路、および、それらの入力である
ベース端子を駆動するように設けたＣＭＯＳインバータ
回路から構成している。ＣＭＯＳインバータ回路の電源
電圧には、ＶＣＬＢおよびＶＳＬＢを与えて、相補型イ
ンバータ回路の入力には高レベルとしてＶＣＬ＋ＶＢ
Ｅ、低レベルとしてＶＳＬ−ＶＢＥを得るようにしてい
る。これにより、信号線の振幅には、（ＶＣＬ−ＶＳ
Ｌ）を得ることができる。

【００４５】このような構成にすることにより、容量の
大きなチツプ間の信号線を駆動するのに必要な電力を低
減することができる。また、信号線の充放電に伴つて発
生するピーク電流を低く抑えることができ、信号配線の
信頼性や、電源線の雑音を小さくすることができる。特
に、出力回路が、バイポーラ・トランジスタのみで構成
されているため、図１５の例に比べて、大きな負荷駆動
能力を得ることができる。

【００４６】図１７から図２０は本発明によるＣＭＯＳ
集積回路の他の実施例を示している。これらの実施例で
は、複数の小さな振幅の信号を入力として、その論理演
算結果を回路ブロック内部で使用する大きな信号振幅に
変換するようにした信号受信部の他の方式を示してい
る。

【００４７】図１７は２つの入力ＡとＢの反転論理積
（ＮＡＮＤ）の演算結果Ｑを出力するようにした信号受
信部の回路構成の一例である。すなわち、入力ＡとＢが
共に高レベルのときに出力Ｑが低レベル、その他のとき
には出力Ｑが高レベルとなる。入力ＡとＢ、および信号
Ｂの反転信号Ｂ−ｂａｒの信号振幅は、図３の実施例と
同様、その低レベルがＶＳＬ、高レベルがＶＣＬであ
る。反転信号Ｂ−ｂａｒは、駆動回路によって発生させ
てもよいし、受信部にインバ−タを設けて、入力Ｂから
発生させてもよい。この回路は図３中のＲＥＣ４におい
て、そのレベル変換機能をそのまま活かし、新たに論理
演算機能を持たせるため、転送ゲ−トを４つのトランジ
スタ、ＴＮ７０、ＴＮ７１、ＴＰ７０およびＴＰ７１に
より構成し、入力数を増やすと共に転送ゲ−トのゲ−ト
端子にも直流電圧の代わりに信号を印加するようにし
た。

【００４８】次にこの回路の動作を説明する。入力Ｂが
低レベルのとき、すなわち入力Ｂ−ｂａｒが高レベルの
ときには、トランジスタＴＮ７０が非導通状態、ＴＮ７
１が導通状態となり、端子Ｎ４０は低レベルとなる。ま
た、トランジスタＴＰ７０が非導通状態、ＴＰ７１が導
通状態となり、端子Ｎ４１も低レベルとなる。したがっ
て、入力Ａのレベルによらずに、出力Ｑは高レベルにな
る。一方、入力Ｂが高レベルのときには、トランジスタ
ＴＮ７０が導通状態、ＴＮ７１が非導通状態となり、端
子Ｎ４０は入力Ａに等しいレベルとなる。また、トラン
ジスタＴＰ７０が導通状態、ＴＰ７１が非導通状態とな
り、端子Ｎ４１も入力Ａに等しいレベルとなる。したが
って、出力Ｑには入力Ａの反転出力が得られる。これら
より、入力ＡとＢがともに高レベルのときのみ出力が低
レベルとなり、それ以外の組合せでは、出力は高レベル
となる。すなわち、ＡとＢの反転論理積（ＮＡＮＤ）の
演算結果が出力Ｑに得られる。

【００４９】図１８は２つの入力ＡとＢの反転論理和
（ＮＯＲ）の演算結果Ｑを出力するようにした信号受信
部の回路構成の一例である。すなわち、入力ＡとＢが共
に低レベルのときに出力Ｑが高レベル、その他のときに
は出力Ｑが低レベルとなる。入力Ｂが高レベルのとき、
すなわち入力Ｂ−ｂａｒが低レベルのときには、トラン
ジスタＴＮ７５が導通状態、ＴＮ７６が非導通状態とな
り、端子Ｎ４５は高レベルとなる。また、トランジスタ
ＴＰ７５が導通状態、ＴＰ７６が非導通状態となり、端
子Ｎ４６も高レベルとなる。したがって、入力Ａのレベ
ルによらずに、出力Ｑは低レベルになる。一方、入力Ｂ
が低レベルのときには、トランジスタＴＮ７５が非導通
状態、ＴＮ７６が導通状態となり、端子Ｎ４５は入力Ａ
に等しいレベルとなる。また、トランジスタＴＰ７５が
非導通状態、ＴＰ７６が導通状態となり、端子Ｎ４６も
入力Ａに等しいレベルとなる。したがって、出力Ｑには
入力Ａの反転出力が得られる。これらより、入力ＡとＢ
がともに低レベルのときのみ出力が高レベルとなり、そ
れ以外の組合せでは、出力は低レベルとなる。すなわ
ち、ＡとＢの反転論理和（ＮＯＲ）の演算結果が出力Ｑ
に得られる。

【００５０】図１９は３つの入力Ａ、ＢおよびＣの反転
論理積（ＮＡＮＤ）の演算結果Ｑを出力するようにした
信号受信部の回路構成の一例である。図１７の実施例と
同様、入力Ａ、ＢおよびＣが共に高レベルのときに端子
Ｎ５０および端子Ｎ５１が高レベルとなる。これらよ
り、入力ＡとＢおよびＣがともに高レベルのときのみ出
力が低レベルとなり、それ以外の組合せでは、出力は高
レベルとなる。すなわち、Ａ、ＢおよびＣの反転論理積
（ＮＡＮＤ）の演算結果が出力Ｑに得られる。

【００５１】図２０は２つの入力ＡとＢの排他論理和
（Exclusive−ＯＲ＝ＥＯＲ）の演算結果Ｑを出力する
ようにした信号受信部の回路構成の一例である。すなわ
ち、入力ＡとＢが同じレベルのときに出力Ｑが低レベ
ル、その他のときには出力Ｑが高レベルとなる。入力Ｂ
が高レベルのとき、すなわち入力Ｂ−ｂａｒが低レベル
のときには、トランジスタＴＮ８５が導通状態、ＴＮ８
６が非導通状態となり、端子Ｎ５５は入力Ａと同じレベ
ルとなる。また、トランジスタＴＰ８５が導通状態、Ｔ
Ｐ８６が非導通状態となり、端子Ｎ５６も入力Ａと同じ
レベルとなる。したがって、出力Ｑは入力Ａの反転論理
になる。一方、入力Ｂが低レベルのときには、トランジ
スタＴＮ８５が非導通状態、ＴＮ８６が導通状態とな
り、端子Ｎ５５は入力Ａ−ｂａｒと同じレベルとなる。
また、トランジスタＴＰ８５が非導通状態、ＴＰ８６が
導通状態となり、端子Ｎ５６も入力Ａ−ｂａｒと同じレ
ベルとなる。したがって、出力Ｑは入力Ａと同一論理に
なる。これらより、入力ＡとＢの排他論理和（ＥＯＲ）
の演算結果が出力Ｑに得られる。

【００５２】以上の実施例に示したように、本発明によ
れば、小さな入力振幅を有する複数の信号から直接論理
演算を行うことが可能となるため、複数の入力を個々に
レベル変換した後に演算を行う場合に比べて、使用する
トランジスタの数を低減でき、さらに高集積の回路を構
成することが可能になる。また、本発明は以上の実施例
の他に、さらに多くの入力数や他のどのような論理演算
についても同様に適用できることは自明である。

【００５３】図２１から図２３は本発明によるＣＭＯＳ
集積回路の他の実施例を示している。これらの実施例で
は、小さな入力信号振幅に対しても論理レベルを正確に
判定することのできる入力回路に適用した例を示してい
る。一般に、ＣＭＯＳ集積回路のインタ−フェ−ス用信
号レベルとしては、ＣＭＯＳレベルとＴＴＬレベルの２
種類が広く用いられている。各インタ−フェ−ス用信号
レベルの出力高レベル（ＶＯＨ）の最小値ＶＯＨｍｉｎ
と出力低レベル（ＶＯＬ）の最大値ＶＯＬｍａｘは、Ｃ
ＭＯＳレベルの場合、 ＶＯＨｍｉｎ＝ＶＣＣ−０．１ （Ｖ） ＶＯＬｍａｘ＝０．１ （Ｖ） ＴＴＬレベルの場合、 ＶＯＨｍｉｎ＝２．４ （Ｖ） ＶＯＬｍａｘ＝０．４ （Ｖ） という値が一般的である。これらの信号振幅は小さいほ
ど高速で、負荷容量の充放電電流も小さくできるという
メリットがあるが、一方、信号を受信する回路のノイズ
マ−ジンが低下するという欠点がある。これらより低振
幅のインタ−フェ−スとしては、バイポ−ラＬＳＩやバ
イＣＭＯＳＬＳＩで用いられるＥＣＬインタ−フェ−ス
が知られている。この場合には、 ＶＯＨｍｉｎ≒−１．０ （Ｖ） ＶＯＬｍａｘ≒−１．６ （Ｖ） であり、信号振幅は約０．６Ｖと小さい。ＣＭＯＳ集積
回路の高集積化、１つの集積回路あたりの信号数（ピン
数）の増加に伴い、高速化と低雑音化が強く望まれるよ
うになってきている。ところが、従来のＥＣＬインタ−
フェ−スは、バイポ−ラトランジスタをベ−スにしてい
るためＣＭＯＳ回路では実現が難しい、入力回路に多大
なバイアス電流を必要とするため、消費電力（とくにス
タンバイ状態での消費電力）が大きいという問題があっ
た。これらの問題を克服して、ノイズマ−ジンが広く安
定に動作し、かつＣＭＯＳの特徴である低消費電力性能
を維持できる低振幅インタ−フェ−スが望まれていた。
こうした新しいインタ−フェ−スは以下の条件を満たす
必要がある。 （１）信号振幅が１Ｖ程度、あるいはそれ以下で、十分
なノイズマ−ジンを有すること。 （２）スタンバイ状態（入力がＶＩＨｍｉｎ以上あるい
はＶＩＬｍａｘ以下）ではほとんど電流消費がないこ
と。こうした条件を満たすためには、小さな入力信号振
幅を確実に検出し、かつスタンバイ状態での電流消費の
ない入力回路が必要とされる。このような入力回路の例
は、図１５や図１６に示したが、以下には他の例を示
す。

【００５４】図２１は本発明によるＣＭＯＳ集積回路の
入力回路の一実施例を示している。本実施例は図１５あ
るいは図１６の２つの転送ゲ−トを４つのトランジスタ
ＴＮ９０、ＴＮ９１、ＴＰ９０およびＴＰ９１で置き換
えたものである。ＴＮ９０とＴＰ９１のゲ−トには、そ
れぞれ基準電圧ＶＲＮとＶＲＰを印加している。ＶＲＮ
とＶＲＰは同図右に示すとおり、 ＶＲＮ＝ＶＩＨ＋ＶＴＮ＋ＶＴＰ ＶＲＰ＝ＶＩＬ−ＶＴＮ−ＶＴＰ なる値になるようにしている。ここに、ＶＩＨとＶＩＬ
は入力信号の高レベルと低レベル、ＶＴＮとＶＴＰはＮ
チャネルトランジスタとＰチャネルトランジスタのしき
い値電圧の絶対値である。

【００５５】入力ＩＮの電圧がＶＩＬよりも低いときに
は、ＴＮ９１とＴＰ９１が非導通状態、ＴＮ９０とＴＰ
９０が導通状態となって、端子Ｎ６０が低レベルとな
る。その結果、出力ＯＵＴは高レベルとなり、端子Ｎ６
１は低レベルとなる。逆に、入力ＩＮの電圧がＶＩＨよ
りも高いときには、ＴＮ９１とＴＰ９１が導通状態、Ｔ
Ｎ９０とＴＰ９０が非導通状態となって、端子Ｎ６１が
高レベルとなる。その結果、出力ＯＵＴは低レベルとな
り、端子Ｎ６０は高レベルとなる。このように、小さな
入力信号振幅に対しても、安定に応答する入力回路を構
成することができる。また、ＶＣＣからＶＳＳにいたる
直流電流パスがないため、スタンバイ時の電流をほとん
ど零にすることができる。

【００５６】図２２は本発明によるＣＭＯＳ集積回路の
入力回路の他の一実施例を示している。ここでは、ＶＩ
Ｌ＝０の場合の入力回路の構成例を示す。図中、ＴＮ１
００〜ＴＮ１０３はＮチャネルトランジスタ、ＴＰ１０
０〜ＴＰ１０２はＰチャネルトランジスタである。ＴＮ
１０１のゲ−トには基準電圧ＶＲＥＦ１を印加し、その
ソ−スにはＴＮ１００とＴＰ１００とからなるＣＭＯＳ
インバ−タを接続している。また、入力はＴＮ１０３
に、インバ−タで反転された出力はＴＮ１０２に印加し
ている。これらＴＮ１０２、ＴＮ１０３とＴＰ１０１、
ＴＰ１０２とでレベル変換回路を構成している。基準電
圧ＶＲＥＦ１の値は、ＶＲＥＦ１＝ＶＩＨ＋ＶＴＮ＋Ｖ
ＴＰなる値にしている。ここに、ＶＩＨは入力信号の高
レベル、ＶＴＮとＶＴＰはＮチャネルトランジスタとＰ
チャネルトランジスタのしきい値電圧の絶対値である。

【００５７】入力ＩＮの電圧が０（Ｖ）のときには、イ
ンバ−タの出力Ｎ６５は高レベルとなる。したがって、
ＴＮ１０３が非導通状態、ＴＮ１０２が導通状態となっ
て、端子Ｎ６７が高レベル、端子Ｎ６６が低レベルとな
る。その結果、出力ＯＵＴは高レベルとなる。逆に、入
力ＩＮの電圧がＶＩＨよりも高いときには、インバ−タ
の出力Ｎ６５は低レベルとなる。したがって、ＴＮ１０
２が非導通状態、ＴＮ１０３が導通状態となって、端子
Ｎ６６が高レベル、端子Ｎ６７が低レベルとなる。その
結果、出力ＯＵＴは低レベルとなる。このように、小さ
な入力信号振幅に対しても、安定に応答する入力回路を
構成することができる。また、ＶＣＣからＶＳＳにいた
る直流電流パスがないため、スタンバイ時の電流をほと
んど零にすることができる。

【００５８】図２３は本発明によるＣＭＯＳ集積回路の
入力回路の他の一実施例を示している。ここでは、図２
２に示した例と同様、ＶＩＬ＝０の場合の入力回路の構
成例を示す。図中、ＴＮ１１０〜ＴＮ１１２はＮチャネ
ルトランジスタ、ＴＰ１１０〜ＴＰ１１３はＰチャネル
トランジスタである。ＴＮ１１１のゲ−トには基準電圧
ＶＲＥＦ２を印加している。入力はＴＮ１１０とＴＰ１
１０に印加し、ＴＰ１１０のソ−スとＴＮ１１１のソ−
スが接続されている。ここでは、入力の反転信号をつく
る代わりに、ＴＮ１１１とＴＰ１１０でＮチャネルトラ
ンジスタとは相補の動作、すなわち入力が低レベルのと
きに導通し、高レベルのときに非導通になるような動作
を実現している。これらＴＮ１１０、ＴＮ１１１および
ＴＰ１１０に、さらにＴＰ１１１、ＴＰ１１２を組合せ
てレベル変換機能も兼ね備えるようにしている。基準電
圧ＶＲＥＦ２の値は、ＶＲＥＦ２＝ＶＩＨ＋ＶＴＮ＋Ｖ
ＴＰなる値にしている。ここに、ＶＩＨは入力信号の高
レベル、ＶＴＮとＶＴＰはＮチャネルトランジスタとＰ
チャネルトランジスタのしきい値電圧の絶対値である。

【００５９】入力ＩＮの電圧が０（Ｖ）のときには、Ｔ
Ｎ１１０が非導通状態、ＴＮ１１１とＴＰ１１０が導通
状態となって、端子Ｎ７０が低レベル、出力ＯＵＴが高
レベルとなる。逆に、入力ＩＮの電圧がＶＩＨよりも高
いときには、ＴＮ１１１とＴＰ１１０が非導通状態、Ｔ
Ｎ１１０が導通状態となって、端子Ｎ７０が高レベル、
出力ＯＵＴは低レベルとなる。このように、小さな入力
信号振幅に対しても、安定に応答する入力回路を構成す
ることができる。また、ＶＣＣからＶＳＳにいたる直流
電流パスがないため、スタンバイ時の電流をほとんど零
にすることができる。

【００６０】以上述べた入力回路を用いれば、十分なノ
イズマ−ジンを維持しながら、入力信号振幅を小さくす
ることができるため、信号の伝送を高速に行うことがで
きる。また、スイッチングに伴う過渡電流を低減できる
ため、電源電圧の変動を抑制でき、ノイズマ−ジンを大
きくすることができる。さらには、スタンバイ状態に直
流電流を消費しないため、低消費電力が要求される電池
動作への応用も可能となる。

【００６１】以上、各実施例によつて本発明の詳細を説
明したが、本発明の適用範囲はこれらに限定されるもの
ではない。例えば、ここではＣＭＯＳトランジスタおよ
びバイポーラトランジスタによりＬＳＩを構成する場合
を主に説明したが、接合型ＦＥＴを用いたＬＳＩ、さら
にはシリコン以外の材料、例えばガリウム砒素などの基
板に素子を形成したＬＳＩなどでも、そのまま適用でき
る。

【００６２】

【発明の効果】本発明によれば低電圧の動作に好適なＬ
ＳＩを提供できる。

【図面の簡単な説明】

【図１】本発明の基本概念を説明する実施例。

【図２】図１における電圧波形図。

【図３】本発明の基本概念を説明する実施例。

【図４】従来の回路。

【図５】図４の回路と比較するための本発明による回
路。

【図６】入出力波形の定義。

【図７】本発明の効果を示すための図４と図５の回路で
の特性比較結果。

【図８】本発明の効果を示すための図４と図５の回路で
の特性比較結果。

【図９】本発明の基本概念を説明する他の実施例。

【図１０】図９における電圧波形図。

【図１１】本発明をＮＡＮＤゲート回路に適用した具体
的実施例。

【図１２】本発明の内部電源電圧を発生する回路の具体
的実施例。

【図１３】バイポーラトランジスタを用いた本発明の基
本概念を説明する他の実施例。

【図１４】ＶＣＬ，ＶＳＬ，ＶＣＬＢ，ＶＳＬＢ発生回
路の一例。

【図１５】本発明をチツプ間の信号伝達に用いた他の実
施例。

【図１６】本発明をチツプ間の信号伝達に用いた他の実
施例。

【図１７】本発明を論理回路に用いた他の実施例。

【図１８】本発明を論理回路に用いた他の実施例。

【図１９】本発明を論理回路に用いた他の実施例。

【図２０】本発明を論理回路に用いた他の実施例。

【図２１】本発明を入力回路に用いた他の実施例。

【図２２】本発明を入力回路に用いた他の実施例。

【図２３】本発明を入力回路に用いた他の実施例。

【符号の説明】

ＣＨＰ１〜ＣＨＰ９…集積回路チツプ、ＢＬＫ１〜ＢＬ
Ｋ１３…集積回路ブロツク、ＩＮＶ１〜ＩＮＶ１９…イ
ンバータ、ＤＲＶ１〜ＤＲＶ１８…駆動回路、ＲＥＣ２
〜ＲＥＣ１９…受信回路、Ｒ１〜Ｒ１３…抵抗、Ｑ１〜
Ｑ２１…バイポーラトランジスタ、ＯＰ１，ＯＰ２…差
動増幅回路、Ｃ１〜Ｃ１２…平滑容量。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 19/0175 (56)参考文献 特開 平１−135224（ＪＰ，Ａ) 特開 平２−17714（ＪＰ，Ａ) 特開 平１−190117（ＪＰ，Ａ) 特開 平４−211515（ＪＰ，Ａ) 特開 昭60−134522（ＪＰ，Ａ) 特開 昭63−86543（ＪＰ，Ａ) 特開 昭59−201460（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0185 G11C 11/409 H01L 21/822 H01L 21/8238 H01L 27/04 H01L 27/092 H03K 19/0175

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された半導体装置であ
   って、 第１回路ブロックと、 第２回路ブロックと、 前記第１回路ブロックと前記第２回路ブロックとの間で
   信号を伝達する信号線とを有し、 前記第２回路ブロックは、前記信号線からの 入力信号が
   そのソースまたはドレインの一方に入力され転送ゲート
   となるものであって、第１のしきい値電圧を有する第１
   ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタの
   ソースまたはドレインの他方に接続されたゲートと、所
   定の電源電位に結合されたソースと、信号出力ノードと
   してのドレインとを持ち、前記第１のしきい値電圧より
   も絶対値の大きな第２のしきい値電圧を有する第２ＭＯ
   Ｓトランジスタとを含む回路とを備え、 前記第１回路ブロックは、前記第２のしきい値電圧を持
   つ第３ＭＯＳトランジスタを含む第１ＣＭＯＳ回路と、
   前記第１ＣＭＯＳ回路からの出力を受けて前記信号線を
   駆動する前記第１のしきい値電圧を持つ第４ＭＯＳトラ
   ンジスタを含む第２ＣＭＯＳ回路とを有しており、 前記第１ＭＯＳトランジスタ及び前記第４ＭＯＳトラン
   ジスタは、ゲート・ソース間電圧を０Ｖとしたときにサ
   ブスレショルド電流の流れる特性を持つ半導体装置。
2. 【請求項２】請求項１において、前記回路は、前記第２
   ＭＯＳトランジスタのドレインに結合されたゲートと、
   前記第２ＭＯＳトランジスタのソースに結合されたソー
   スと、前記第２ＭＯＳトランジスタのゲートに接続され
   たドレインとを持ち、前記第２のしきい値電圧を有する
   第５ＭＯＳトランジスタを更に含む半導体装置。
3. 【請求項３】請求項１または２において、前記回路は、
   所定の論理レベルに対応する電位がそのソースまたはド
   レインの一方に入力され、そのソースまたはドレインの
   他方が前記第２ＭＯＳトランジスタのゲートに接続さ
   れ、前記第１のしきい値電圧を有し第２の転送ゲートと
   なる第６ＭＯＳトランジスタを更に含み、 前記第６ＭＯＳトランジスタは、ゲート・ソース間電圧
   を０Ｖとしたときにサブスレショルド電流の流れる特性
   を持つ半導体装置。
4. 【請求項４】請求項３において、前記回路は第１及び第
   ２入力ノードを持つＮＡＮＤゲートであり、前記第１Ｍ
   ＯＳトランジスタのソース又はドレインの一方が前記第
   １入力ノードとされ、前記第１ＭＯＳトランジスタのゲ
   ートが前記第２入力ノードとされ、前記第６ＭＯＳトラ
   ンジスタのゲートには前記第２入力ノードに入力される
   信号を反転した信号が入力される半導体装置。