JPH0630381B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0630381B2 JPH0630381B2 JP61030087A JP3008786A JPH0630381B2 JP H0630381 B2 JPH0630381 B2 JP H0630381B2 JP 61030087 A JP61030087 A JP 61030087A JP 3008786 A JP3008786 A JP 3008786A JP H0630381 B2 JPH0630381 B2 JP H0630381B2
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- JP
- Japan
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- block
- semiconductor device
- wiring
- defective
- chip area
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- Expired - Lifetime
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造に関し、特にマスタースラ
イス型半導体装置の製造方法に関する。
イス型半導体装置の製造方法に関する。
従来、大面積のマスタースライス型半導体装置を製造す
る場合は、半導体装置製造の最終段階（配線形成後）に
おいて、チップ領域毎の良否を判断する方法が主として
用いられており、チップ領域内の使用素子の１つでも不
良であれば、チップ領域全体も不良となってしまう為、
チップ領域が大面積で高集積化される程、歩留は低下す
るという傾向にあった。
る場合は、半導体装置製造の最終段階（配線形成後）に
おいて、チップ領域毎の良否を判断する方法が主として
用いられており、チップ領域内の使用素子の１つでも不
良であれば、チップ領域全体も不良となってしまう為、
チップ領域が大面積で高集積化される程、歩留は低下す
るという傾向にあった。
メモリー等で規則的パターンを有する半導体装置の場合
は、冗長回路をあらかじめ用意することが可能である
為、歩留り低下を防止することができ、実際に実施され
ている。
は、冗長回路をあらかじめ用意することが可能である
為、歩留り低下を防止することができ、実際に実施され
ている。
上述した従来の半導体装置に冗長回路を設けるという手
段は、回路が不規則に形成されるマスタースライス型の
大規模な集積回路においては困難でありかつ、効果も少
ないという理由から通常ほとんど用いられていない。従
って、マスタースライス型の大規模な半導体装置は、大
面積になる程歩留りが低下し、コストの上昇を引起すと
いう問題点があった。
段は、回路が不規則に形成されるマスタースライス型の
大規模な集積回路においては困難でありかつ、効果も少
ないという理由から通常ほとんど用いられていない。従
って、マスタースライス型の大規模な半導体装置は、大
面積になる程歩留りが低下し、コストの上昇を引起すと
いう問題点があった。
本発明の目的は、製造歩留りが向上した半導体装置の製
造方法を提供する事にある。
造方法を提供する事にある。
本発明の半導体装置の製造方法は、回路素子群が形成さ
れたマスタースライス型半導体ウェーハのチップ領域を
複数のブロックに分け各ブロックに仮の配線を形成する
工程と、前記各ブロック内の回路素子の電気的特性を測
定し各ブロックの良否を判定する工程と、前記仮の配線
を除去した後良品と判定されたブロックに配線を形成す
る工程とを含んで構成される。
れたマスタースライス型半導体ウェーハのチップ領域を
複数のブロックに分け各ブロックに仮の配線を形成する
工程と、前記各ブロック内の回路素子の電気的特性を測
定し各ブロックの良否を判定する工程と、前記仮の配線
を除去した後良品と判定されたブロックに配線を形成す
る工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図(a),(b)は本発明の一実施例を説明する為の工程
順に示したシリコンウェーハの平面図である。
順に示したシリコンウェーハの平面図である。
第１図(a)に示すように、回路素子群が形成された配線
工程直前迄の、マスタースライス型のシリコンウェーハ
１のチップ領域２には、破線の×印で示したように不良
と判定されるべき回路素子が含まれる不良素子領域３が
存在する。
工程直前迄の、マスタースライス型のシリコンウェーハ
１のチップ領域２には、破線の×印で示したように不良
と判定されるべき回路素子が含まれる不良素子領域３が
存在する。
従来はこのチップ領域２に配線を形成した後に各回路素
子の電気的特性を測定していた為、不良と判定された回
路素子が存在するチップ領域２は、チップに分割された
時点で廃棄されていた。
子の電気的特性を測定していた為、不良と判定された回
路素子が存在するチップ領域２は、チップに分割された
時点で廃棄されていた。
次に第１図(b)に示すように、チップ領域２を４個のブ
ロックＡ，Ｂ，Ｃ，Ｄに分けた後、Ａや導電性レジス
ト等により仮配線する。Ａを用いる場合は回路素子に
Ａを用いた電極等が形成されていない事が望ましい。
ロックＡ，Ｂ，Ｃ，Ｄに分けた後、Ａや導電性レジス
ト等により仮配線する。Ａを用いる場合は回路素子に
Ａを用いた電極等が形成されていない事が望ましい。
次に仮配線した状態で各ブロックの回路素子の電気的特
性を測定し、各ブロックの良否を判定する。例えばバイ
ポーラ型半導体装置においては形成されたトランジスタ
を並列に接続し、ベース・コレクタ間、ベース・エミッ
タ間、コレクタ・エミッタ間の耐圧、リーク電流等を測
定しその良否を判定する。第２図(b)においては、×印
が付されたブロック３Ａが電極特性上不良と判定された
不良素子ブロックである。
性を測定し、各ブロックの良否を判定する。例えばバイ
ポーラ型半導体装置においては形成されたトランジスタ
を並列に接続し、ベース・コレクタ間、ベース・エミッ
タ間、コレクタ・エミッタ間の耐圧、リーク電流等を測
定しその良否を判定する。第２図(b)においては、×印
が付されたブロック３Ａが電極特性上不良と判定された
不良素子ブロックである。
次に仮の配線を除する。これによりシリコンウェーハ１
は再び第１図(a)に示した配線工程直前の状態に戻る。
は再び第１図(a)に示した配線工程直前の状態に戻る。
次に、第１図(b)に示した各チップ領域２に配線を形成
する。この場合、チップ領域２内の各ブロックの状態、
すなわち、チップ領域２内に存在する不良素子ブロック
３Ａの数とその位置により定められた配線用レチクルを
用いて配線を形成する。
する。この場合、チップ領域２内の各ブロックの状態、
すなわち、チップ領域２内に存在する不良素子ブロック
３Ａの数とその位置により定められた配線用レチクルを
用いて配線を形成する。
例えば、４個のブロックのうち１個のブロックが不良素
子ブロック３Ａである場合は、この不良素子ブロック３
Ａの位置により第２図(a)〜(d)に示したチップ領域用の
４枚のレチクルを用いる。第２図(a)〜(d)において、斜
線を施した部分１０はその部分のブロックを使用しない
領域、すなわち配線を形成しない領域を示している。
子ブロック３Ａである場合は、この不良素子ブロック３
Ａの位置により第２図(a)〜(d)に示したチップ領域用の
４枚のレチクルを用いる。第２図(a)〜(d)において、斜
線を施した部分１０はその部分のブロックを使用しない
領域、すなわち配線を形成しない領域を示している。
このようにして形成されたマスタースライス型の半導体
装置は、４個に分けられたチップ領域内の全てのブロッ
クが不良素子ブロック３Ａと判定されない限り良品とし
て利用する事ができるので歩留りは向上する。
装置は、４個に分けられたチップ領域内の全てのブロッ
クが不良素子ブロック３Ａと判定されない限り良品とし
て利用する事ができるので歩留りは向上する。
尚、上記実施例においては、シリコンウェーハ１上のチ
ップ領域２を４個のブロックに分けた場合について説明
したが、複数の任意のブロックに分けてもよく、その分
け方も任意に行ってよい。
ップ領域２を４個のブロックに分けた場合について説明
したが、複数の任意のブロックに分けてもよく、その分
け方も任意に行ってよい。
以上説明したように本発明は、チップ領域内を複数のブ
ロックに分けて仮配線を行ない、ブロックごとの回路素
子の電気特性を測定して各ブロックの良否を判定し、全
ブロックが不良と判定されない限りチップ領域に配線を
形成して半導体装置を完成させる為、製造歩留りの向上
した半導体装置が得られるという効果がある。
ロックに分けて仮配線を行ない、ブロックごとの回路素
子の電気特性を測定して各ブロックの良否を判定し、全
ブロックが不良と判定されない限りチップ領域に配線を
形成して半導体装置を完成させる為、製造歩留りの向上
した半導体装置が得られるという効果がある。
第１図(a),(b)は本発明の一実施例を説明する為の工程
順に示したシリコーンウェーハの平面図、第２図(a)〜
(d)は本発明の一実施例に用いられる配線用レチクルの
平面図である。 １……シリコンウェーハ、２……チップ領域、２Ａ……
ブロック、３……不良素子領域、３Ａ……不良素子ブロ
ック、１０……配線を形成しない領域。
順に示したシリコーンウェーハの平面図、第２図(a)〜
(d)は本発明の一実施例に用いられる配線用レチクルの
平面図である。 １……シリコンウェーハ、２……チップ領域、２Ａ……
ブロック、３……不良素子領域、３Ａ……不良素子ブロ
ック、１０……配線を形成しない領域。
Claims (1)
- 【請求項１】回路素子群が形成されたマスタースライス
型半導体ウェーハのチップ領域を複数のブロックに分け
各ブロックに仮の配線を形成する工程と、前記各ブロッ
ク内の回路素子の電気的特性を測定し各ブロックの良否
を判定する工程と、前記仮の配線を除去した後良品と判
定されたブロックに配線を形成する工程とを含む事を特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030087A JPH0630381B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030087A JPH0630381B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188241A JPS62188241A (ja) | 1987-08-17 |
| JPH0630381B2 true JPH0630381B2 (ja) | 1994-04-20 |
Family
ID=12294008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030087A Expired - Lifetime JPH0630381B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630381B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3718106B2 (ja) * | 2000-05-22 | 2005-11-16 | 松下電器産業株式会社 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119748A (ja) * | 1983-12-01 | 1985-06-27 | Toshiba Corp | マスタスライスウエ−ハのテスト方法 |
-
1986
- 1986-02-13 JP JP61030087A patent/JPH0630381B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188241A (ja) | 1987-08-17 |
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