KR19980021222A - 이온주입 영역의 전기적 특성을 측정하기 위한 테스트 패턴 형성방법 - Google Patents

Abstract

테스트 패턴 형성방법이 개시되어 있다. 이 방법은 실제의 반도체소자가 형성되는 메인 칩 영역과 그 주변부인 에지 영역으로 구성되는 웨이퍼 상에 반도체소자를 제조하는 방법에 있어서, 상기 반도체소자를 형성하기 위한 소정의 이온주입공정을 상기 메인칩 영역 및 상기 에지 영역의 소정영역 내에 동시에 실시하는 것을 특징으로 한다. 이에 따라, 이온주입공정을 모니터링하기 위하여 별도의 테스트 웨이퍼가 요구되지 않으므로 웨이퍼의 소모량을 감소시킬 수 있다. 따라서, 제조원가를 절감시킬 수 있다.

Description

이온주입 영역의 전기적 특성을 측정하기 위한 테스트 패턴 형성방법

본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 특히 이온주입 영역의 전기적인 특성을 측정하기 위한 테스트 패턴 형성방법에 관한 것이다.

일반적으로 반도체소자는 수 많은 단위공정을 거쳐서 완성된다. 따라서, 각각의 단위공정이 완료된 직후에는 육안 또는 전기적인 측정에 의해 각각의 공정에 대한 결과를 검증하여야 하며, 상기 단위공정의 결과가 원하는 값을 보이지 않을 경우에는 재작업을 하거나 폐기시켜야 한다. 이와 같이 각각의 단위공정의 결과를 검증하는 작업은 매우 중요하다. 이러한 수 많은 단위공정 중에 웨이퍼의 소정영역에 불순물을 주입하는 이온주입공정의 경우에는 실제의 반도체소자가 제작되는 웨이퍼 내에서 그 결과, 즉 이온주입된 불순물의 도우즈를 측정하기가 어려워 패턴이 존재하지 않는 별도의 웨이퍼, 즉 테스트 웨이퍼에 실제의 이온주입공정을 동시에 진행함으로써 그 결과를 측정하여 왔다. 따라서, 이온주입공정시마다 별도의 테스트 웨이퍼가 소모되는 문제점이 있다.

본 발명의 목적은 별도의 테스트 웨이퍼를 사용하지 않고 실제의 반도체소자가 제작되는 웨이퍼의 소정영역을 이용하여 이온주입공정의 결과를 측정할 수 있는 테스트 패턴 형성방법을 제공하는 데 있다.

도 1 및 도 2는 각각 본 발명의 제1 실시예에 의한 테스트 패턴 형성방법을 설명하기 위한 웨이퍼 평면도 및 단면도이다.

도 3 및 도 4는 각각 본 발명의 제2 실시예에 의한 테스트 패턴 형성방법을 설명하기 위한 웨이퍼 평면도 및 단면도이다.

상기 목적을 달성하기 위하여 본 발명의 테스트 패턴 형성방법은 실제의 반도체소자가 형성되는 메인 칩 영역과 그 주변부인 에지 영역으로 구성되는 웨이퍼 상에 반도체소자를 제조하는 방법에 있어서, 상기 반도체소자를 형성하기 위한 소정의 이온주입공정을 상기 메인칩 영역 및 상기 에지 영역의 소정영역 내에 동시에 실시하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.

도 1은 본 발명의 테스트 패턴이 형성되는 위치를 설명하기 위한 웨이퍼의 평면도이고, 도 2는 도 1의 AA'에 따른 단면도로서 본 발명에 의한 테스트 패턴 형성방법을 설명하기 위한 단면도이다.

도 1 및 도 2를 참조하면, 본 발명에 의한 테스트 패턴이 형성된 웨이퍼(1)는 중앙부분에 실제의 반도체소자가 형성되는 메인 칩 영역(main chip region; 3)과, 상기 메인 칩 영역(3)의 주변부에 어떤 패턴도 형성되지 않는 에지 영역(5)과, 상기 에지 영역(5)의 제1 영역에 제1 이온주입공정시 포토레지스트막(PR)이 존재하지 않는 제1 테스트 패턴 영역(7a)과, 상기 에지 영역(5)의 제2 영역에 제2 이온주입공정시 포토레지스트막이 존재하지 않는 제2 테스트 패턴 영역(7b)과, 상기 에지 영역(5)의 제3 영역에 제3 이온주입공정시 포토레지스트막이 존재하지 않는 제3 테스트 패턴 영역(7c)과, 상기 에지 영역(5)의 제4 영역에 제4 이온주입공정시 포토레지스트막이 존재하지 않는 제4 테스트 패턴 영역(7d)으로 구성된다. 이와 같이 제1 내지 제4 테스트 패턴 영역들은 각각의 이온주입공정을 위한 포토레지스트 패턴 형성시 개구되는 부분이므로 상기 포토레지스트 패턴에 의해 노출되는 반도체기판 표면에 이온주입이 실시되어 불순물 영역(9)이 형성된다. 따라서, 각각의 이온주입공정 및 후속 열공정이 완료될 때마다 발생하는 테스트 패턴 영역, 즉 불순물 영역(9)을 4-point 탐침 방법을 이용하여 면저항과 같은 전기적인 특성을 측정 및 분석할 수 있다.

여기서, 제1 내지 제4 이온주입공정은 각각 웰 이온주입공정, 문턱전압 이온주입공정, N+ 이온주입공정, 및 P+ 이온주입공정에 해당할 수 있으며, 상기 테스트 패턴 영역들은 필요에 따라 에지 영역(5) 내에 더 많은 영역을 구비할 수 있다.

도 3은 도 1의 BB'에 따른 단면도로서, 본 발명의 다른 실시예에 의한 테스트 패턴을 형성하는 방법을 설명하기 위한 것이다. 여기서, 참조부호 n 및 m으로 표시한 부분은 각각 제1 내지 제4 테스트 패턴 영역(7a, 7b, 7c, 7d)을 포함하는 에지 영역(5) 및 메인 칩 영역(3)을 나타낸다. 구체적으로 설명하면, 도 1의 메인 칩 영역(3)의 소자분리막을 패터닝하기 위한 사진공정시 상기 제1 내지 제4 테스트 패턴 영역(7a, 7b, 7c, 7d) 및 메인 칩 영역(3)의 활성영역을 덮는 포토레지스트 패턴(도시하지 않음)을 형성하여 도시된 바와 같이 이들 영역 주위에 소자분리막(Fox)을 형성함으로써 활성영역을 한정한다. 그리고 제1 이온주입공정에 앞서 상기 에지 영역(n) 내의 제1 테스트 패턴 영역(7a) 및 상기 메인 칩 영역(m)의 소정의 활성영역(3a)을 노출시키는 포토레지스트 패턴(PR)을 형성한다. 이어서, 상기 노출된 제1 테스트 패턴 영역(7a) 및 활성영역(3a)에 제1 이온주입공정을 실시하고 포토레지스트 패턴(PR)을 제거한 후 후속 열공정을 실시하여 각각의 영역에 불순물 영역(9a, 9b)을 형성한다. 이와 같이 소자분리막(Fox)을 에지 영역(5)에 형성하면, 이들의 단차에 의하여 상기 각각의 테스트 패턴 영역의 위치를 측정기기가 자동으로 인식할 수 있으므로, 각각의 테스트 패턴 영역의 전기적인 특성을 효율적으로 측정할 수 있다.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 바와 같이 본 발명의 실시예들에 의하면, 이온주입공정을 모니터링하기 위하여 별도의 테스트 웨이퍼가 요구되지 않으므로 웨이퍼의 소모량을 감소시킬 수 있다. 따라서, 제조원가를 절감시킬 수 있다.

Claims (1)

1. 실제의 반도체소자가 형성되는 메인 칩 영역과 그 주변부인 에지 영역으로 구성되는 웨이퍼 상에 반도체소자를 제조하는 방법에 있어서,

   상기 반도체소자를 형성하기 위한 소정의 이온주입공정을 상기 메인칩 영역 및 상기 에지 영역의 소정영역 내에 동시에 실시하는 것을 특징으로 하는 테스트 패턴 형성방법.