CN113228269A - 半导体元件、半导体元件的测试方法和设备 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 202
- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 238000000034 method Methods 0.000 title claims description 80
- 238000005468 ion implantation Methods 0.000 claims abstract description 166
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000010998 test method Methods 0.000 claims abstract description 9
- 238000004590 computer program Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 description 56
- 239000010410 layer Substances 0.000 description 52
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000001459 lithography Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- Power Engineering (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体元件及其测试方法、测试设备，半导体元件包括:衬底(13)和衬底(13)上形成的测试结构(20)，测试结构(20)包括：相邻设置的第一晶体管(21)和第二晶体管(22)，以及形成于衬底(13)上的离子注入区域(23)，离子注入区域(23)与(21)和第二晶体管(22)相邻。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体元件、半导体元件的测试方法和设备。
背景技术
工艺控制监控(Process Control Monitor，PCM)是半导体制造过程中的一个重要环节。它主要是对器件芯片的电参数进行测量，反映出产品在制作过程中是否符合工艺要求以及存在哪些质量问题，是对生产整合工艺的一种综合监控。
目前的半导体元件的测试技术能够获取到的测试数据比较有限，在某些工艺流程下不能很好的测试得到工艺误差。
发明内容
基于此，本申请提供了一种半导体元件、半导体元件的测试方法和设备，旨在解决目前的半导体元件的测试技术能够获取到的测试数据比较有限等技术问题。
第一方面，本申请实施例提供了一种半导体元件，所述半导体元件包括衬底，且所述衬底上形成测试结构，所述测试结构包括：
相邻设置的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管形成于所述衬底的一侧；
离子注入区域，形成于所述衬底上，并且所述离子注入区域与所述第一晶体管和所述第二晶体管相邻。
第二方面，本申请实施例提供了一种半导体元件的测试方法，所述半导体元件为前述的半导体元件，所述测试方法包括：
测试所述测试结构中的第一晶体管的第一导通参数；
测试所述测试结构中的第二晶体管的第二导通参数；
根据所述第一导通参数和所述第二导通参数生成所述半导体元件的测试数据。
第三方面，本申请实施例提供了一种半导体元件的测试设备，所述半导体元件为前述的半导体元件，所述测试设备包括存储器和处理器；
所述存储器用于存储计算机程序；
所述处理器，用于执行所述计算机程序并在执行所述计算机程序时，实现如下步骤：
测试所述测试结构中的第一晶体管的第一导通参数；
测试所述测试结构中的第二晶体管的第二导通参数；
根据所述第一导通参数和所述第二导通参数生成所述半导体元件的测试数据。
本申请实施例提供了一种半导体元件、半导体元件的测试方法和设备，通过在其衬底上形成测试结构，可以对其进行测试，该测试结构包括相邻设置的第一晶体管和第二晶体管，以及形成于衬底上且与所述第一晶体管和所述第二晶体管相邻的离子注入区域，从而可以测试第一晶体管和第二晶体管的导通参数，由于离子注入区域是在加工半导体元件时形成的，且离子注入区域可以影响两个晶体管的导通参数，因此可以根据两个晶体管的导通参数确定半导体元件是否符合工艺需求，可以把生产线上的一些工艺异常及时的反映出来。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请实施例的公开内容。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种半导体元件的结构示意图；
图2是一实施方式中芯片单元的结构示意图；
图3是半导体元件上测试结构一角度的结构示意图；
图4是半导体元件上测试结构另一角度的结构示意图；
图5是一实施方式中半导体元件的结构示意图；
图6是一实施方式中半导体元件的结构示意图；
图7是一实施方式中测试结构的结构示意图；
图8是另一实施方式中测试结构的结构示意图；
图9是本申请实施例提供的一种半导体元件的测试方法的流程示意图；
图10是本申请实施例提供的一种半导体元件的测试设备的示意性框图。
附图标记：10、半导体元件；11、芯片单元；101、曝光区域；12、切割道；13、衬底；14、离子注入层；20、测试结构；21、第一晶体管；211、第一栅极；212、第一漏极；22、第二晶体管；221、第二栅极；222、第二漏极；201、公共源极；23、离子注入区域。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
附图中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际执行的顺序有可能根据实际情况改变。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
请参阅图1，图1是本申请实施例提供的一种半导体元件10的结构示意图。
可以理解的，半导体元件10可以包括硅器件、碳化硅器件、氮化镓器件等。
在一些实施方式中，如图1所示，半导体元件10包括一个或多个芯片单元11，且至少一个芯片单元11上形成测试结构20。
在半导体元件10的加工工艺结束后，可以对测试结构20进行诸如漏电、击穿电压、开启电压等的电测试，通过对这些测试结果的分析，可以评判半导体器件是否符合正常的工艺需求，可以把生产线上的一些工艺异常及时的反映出来。
具体的，所述芯片单元11上形成测试结构20，可以是在芯片单元11的内部形成测试结构20和/或在芯片单元11的周侧形成测试结构20。
示例性的，芯片单元11可以包括集成电路，分立器件，传感器、光电子器件等，可以为模拟芯片也可以为数字芯片。
示例性的，半导体元件10包括晶圆，晶圆具有一个或多个芯片单元11。可以理解的，晶圆可以是在衬底13表面加工完成芯片后尚未切割的半导体元件10。
示例性的，可以在晶圆中至少一个芯片单元11的内部形成测试结构20。
示例性的，如图1所示，至少一个芯片单元11的外围具有切割道12(又可称为划片槽)，测试结构20的至少一部分形成于切割道12。因此测试结构20占用芯片单元11较少的面积，或者不占用芯片单元11的面积，使得芯片单元11可以容纳更多器件。
示例性的，测试结构20的至少一部分包括完整的测试结构20，例如在切割道12上形成完整的测试结构20，此时，测试结构20不占用芯片单元11的面积。
示例性的，相邻芯片单元11之间具有切割道12，在该切割道12上形成完整的测试结构20。
在对晶圆的测试结构20进行测试之后，可以通过分割切割道12，得到单个的芯片单元11，测试结构20被分切，不会影响芯片单元11的完整性。
在一些实施例中，在生产期间或者生产之后出于测试目的而形成测试结构20，但是在最终的芯片产品中不使用测试结构20。在这种情况下，在一些情形中可能期望在将芯片交付给客户之前使测试结构20永久性失效。例如，可以提供所谓的熔丝，其可以在完成测试之后被熔化，从而使测试结构20永久性禁用并失效。
在一些实施方式中，如图2所示，芯片单元11包括多个曝光区域101，且至少两个曝光区域101上各自形成测试结构20。该芯片单元11可以是晶圆上的芯片单元11，也可以是晶圆分割后得到的芯片单元11。
示例性的，芯片单元11可以包括大尺寸的集成电路芯片，如全画幅的图像传感器。
在大尺寸超大规模集成电路芯片(Very Large Scale Integration，VLSI)的制造过程中，由于受到光刻机单次最大光刻曝光面积的限制，当单颗芯片的面积大于光刻单次最大光刻曝光面积时，需要采用光刻拼接技术(stitching)，芯片同一层的图案需要采用多次光刻曝光并将多次图案拼接的技术实现。光刻拼接技术广泛应用于照相机、安防监控的图像传感器芯片(CIS),航空航天科学级芯片等领域。
例如，图2中的芯片单元11由2×3次光刻曝光拼接完成，当然2×3仅为举例，也可以是1×2、3×1、5×3等。每次光刻可以使用相同的掩模版也可以用不同的掩模版。
具体的，如图3和图4所示，半导体元件10包括衬底13，且衬底13上形成测试结构20。
如图3和图4所示，测试结构20包括：相邻设置的第一晶体管21和第二晶体管22，第一晶体管21和第二晶体管22形成于衬底13的一侧；离子注入区域23，形成于衬底13上，并且离子注入区域23与第一晶体管21和第二晶体管22相邻。
测试结构20包括两个相邻设置的晶体管，以及在两个晶体管下面的衬底13中通过离子注入的方法进行掺杂，得到离子注入区域23。这样的结构可以独立测试两个晶体管的导通参数，根据两个晶体管的导通参数可以确定测试结果。
如图3至图5所示，芯片单元11包括衬底13上形成的测试结构20，测试结构20包括第一晶体管21、第二晶体管22和离子注入区域23，还可以包括金属柱，该金属柱用于接触例如测试结构20中的第一晶体管21、第二晶体管22。
在一些实施方式中，半导体元件10包括在衬底13上形成离子注入层14。可以理解的，如图5所示，芯片单元11还包括半导体器件，例如，半导体器件为晶体管或集成电路，这些半导体器件包括在衬底13上形成离子注入层14，半导体器件还可以包括用于接触半导体器件本体，例如，用于接触半导体器件的栅极的金属柱。
具体的，测试结构20的离子注入区域23与半导体元件10中半导体器件的离子注入层14同层设置。可以理解的，同层设置指的是在衬底13中所处的高度相同。
在加工半导体元件10时，同层设置的离子注入区域23和离子注入层14是同时完成的，例如在曝光用的掩膜上同时设置离子注入区域23和离子注入层14的结构，从而可以在离子注入时同时形成同层设置的离子注入区域23和离子注入层14。
离子注入区域23和离子注入层14是同时完成的，因此离子注入区域23可以有效而准确的反映半导体元件10，特别是在形成离子注入层14时的离子注入工艺和光刻工艺的情况。通过检测测试结构20得到的离子注入区域23的测试结果，可以确定芯片单元11的离子注入层14的加工工艺是否符合正常的工艺需求。
在一些实施方式中，如图5所示，半导体元件10包括在衬底13上形成的一层或多层离子注入层14。例如，芯片单元11中有至少两个半导体器件的离子注入层14在衬底13中所处的高度不同。
示例性的,测试结构20包括一个或多个离子注入区域23，一个或多个离子注入区域23各自与其中一层离子注入层14同层设置。
示例性的，如图5所示，在形成其中一个半导体器件的离子注入层14时，形成一个离子注入区域23，该离子注入区域23与该离子注入层14同层设置；在形成另一个半导体器件的离子注入层14时，形成另一个离子注入区域23，该离子注入区域23也与该离子注入层14同层设置。
在一些实施方式中，如图6所示，同一芯片单元11或同一曝光区域101上形成有一个或多个测试结构20，各所述测试结构20具有至少一个离子注入区域23，且各所述测试结构20的至少一个离子注入区域23与半导体器件的一个或多个离子注入层14同层设置。如图6所示，同一曝光区域101上形成有两个测试结构20，其中一个测试结构20的离子注入区域23与一个离子注入层14同层设置，另一个测试结构20的离子注入区域23与另一个离子注入层14同层设置。因此通过多个测试结构20可以检测形成不同离子注入层14时的加工工艺是否符合正常的工艺需求。
在单次或多次离子注入工艺时，在第一晶体管21和第二晶体管22下方的衬底13中形成单层和多个不同层的离子注入区域23，通过检测测试结构20得到单层和多个不同层的离子注入区域23的测试结果，可以同时监控不同层或是多层工艺叠加的影响，例如可以确定芯片单元11的各层离子注入层14的加工工艺是否符合正常的工艺需求。
在一些实施方式中，可以测试第一晶体管21的第一导通参数，测试第二晶体管22的第二导通参数，以及根据第一导通参数和第二导通参数生成半导体元件10的测试数据。
离子注入区域23能够影响电子或空穴在晶体管中的迁移，从而可以影响晶体管的导通参数。例如离子注入区域23的离子注入浓度、离子注入面积、离子注入或者离子注入区域23在测试结构20中位置的偏移均会影响晶体管的导通参数。通过检测测试结构20中晶体管的导通参数可以确定离子注入区域23和半导体器件的离子注入层14的工艺参数，如离子注入浓度、离子注入面积、离子注入深度或者离子注入区域23在测试结构20中位置是否能够满足工艺需求。
示例性的，第一导通参数包括第一晶体管21的阈值电压或饱和电流；第二导通参数包括第二晶体管22的阈值电压或饱和电流。例如，第一导通参数包括第一晶体管21的阈值电压，第二导通参数包括第二晶体管22的阈值电压。
示例性的，各晶体管的导通参数的测试方法可以采用VTgm法、VTlin法和VTsat法中的任意一种。
在一些实施方式中，如图3和图4所示，第一晶体管21包括第一栅极211，第二晶体管22包括第二栅极221，离子注入区域23与第一栅极211和第二栅极221相邻。
在一些实施方式中，第一栅极211和第二栅极221相连。示例性的，第一栅极211和第二栅极221通过接触通孔(Contact)直接相连或连接到共同的电压源。
在一些实施方式中，两个晶体管的源极能够连接同一电压。示例性的，如图3和图4所示，第一晶体管21和第二晶体管22包括公共源极201，公共源极201位于第一栅极211和第二栅极221之间，两个晶体管共用源极(Source)。
示例性的，第一晶体管21和第二晶体管22各自具有独立的漏极(drain)，例如，第一晶体管21还包括第一漏极212，且第一栅极211位于第一漏极212和公共源极201之间，第二晶体管22还包括第二漏极222，且第二栅极221位于第二漏极222和公共源极201之间。由于两个晶体管有独立的漏极，可以独立测试两个晶体管的阈值电压和/或饱和电流，例如可以测量第一晶体管21的阈值电压VT1和第二晶体管22的阈值电压VT2。
示例性的，第一晶体管21的源极和第二晶体管22的源极也可以分开设置。示例性的，第一晶体管21还包括第一源极和第一漏极212，且第一栅极211位于第一源极和第一漏极212之间；第二晶体管22还包括第二源极和第二漏极222，且第二栅极221位于第二源极和第二漏极222之间。通过将第一源极和第二源极连接，也可以实现第一源极和第二源极能够连接同一电压。
示例性的，可以将晶体管的源极连接某一固定的电压，通过扫描栅极的电压，测试漏极的电流达到特定电流时的栅极电压，该栅极电压可以作为该晶体管的阈值电压。
示例性的，第一晶体管21和第二晶体管22包括公共源极201，可以便于连接该固定的电压，第一栅极211和第二栅极221相连，可以便于检测两个晶体管的阈值电压，例如可以减少接触孔和填充接触孔的金属柱的数目。
示例性的，所述根据所述第一导通参数和所述第二导通参数生成所述半导体元件10的测试数据，包括：计算第一晶体管21的阈值电压和第二晶体管22的阈值电压的电压平均值和/或电压差值；根据电压平均值和/或电压差值生成测试数据。
示例性的，通过对第一晶体管21的阈值电压VT1和第二晶体管22的阈值电压VT2的计算，可以获得电压平均值VT_0＝(VT1+VT2)÷2。具体的，同一测试结构20中的第一晶体管21和第二晶体管22的电压平均值VT_0受到该测试结构20中离子注入区域23的离子注入面积，离子注入浓度和离子注入深度的影响。可以根据电压平均值VT_0确定该离子注入区域23对应的离子注入工艺和光刻工艺是否满足工艺需求。
在一些实施方式中，所述根据电压平均值生成测试数据，包括：将电压平均值与特定值比较，根据比较结果确定测试结构20所在区域的离子注入浓度、离子注入面积、离子注入深度中的至少一项是否偏移。
示例性的，如图1所示，测试结构20所在区域包括测试结构20所在的芯片单元11。
示例性的，如图2所示，测试结构20所在区域包括测试结构20所在的曝光区域101。
示例性的，特定值可以包括经验值。
示例性的，特定值可以根据通过半导体元件10上多个测试结构20测得的电压平均值确定。例如可以测试芯片单元11中多个曝光区域101上的测试结构20的电压平均值，将各曝光区域101的电压平均值与其他至少一个曝光区域101的电压平均值比较，根据比较结果确定不同曝光区域101的工艺偏差。或者可以测试多个芯片单元11上的测试结构20的电压平均值，将各芯片单元11的电压平均值与其他至少一个芯片单元11的电压平均值比较，根据比较结果确定不同芯片单元11的工艺偏差。
在一些实施方式中，测试结构20可以设置在不同曝光区域101内的相同位置，该相同位置可以在曝光区域101内的任意位置；或者设置在不同芯片单元11上的相同位置，该相同位置可以在芯片单元11上的任意位置，如均设置在芯片单元11周侧的切割道12上。可以消除不同芯片单元11或曝光区域101的结构对电压平均值的影响，使得电压平均值可以更准确地反映离子注入工艺的工艺偏差。
通过比较位于芯片不同曝光区的测试结构20的电压平均值，可以确定拼接工艺中或是多次曝光工艺生产过程中在不同曝光区之间的工艺偏差。在光刻拼接的过程中，不同的曝光过程不可避免的会引入工艺偏差，导致芯片单元11的不同曝光区域101出现不同的性能。因此量测不同曝光区域101间的差异，对后续的功能上的修正及设计的改善都至关重要，通过优化工艺偏差可以实现对芯片的整体性能的改善。
由于第一晶体管21和第二晶体管22的源极相连接或者共用源极，且栅极直接相连或连接到共同的电压源，第一晶体管21和第二晶体管22的结构完全相同，因此电压平均值VT_0主要受第一晶体管21和第二晶体管22的栅极下方的离子注入区域23的影响。
电压平均值VT_0受离子注入区域23的面积，粒子注入浓度、深度的影响，因此可以通过电压平均值VT_0监控离子注入浓度和深度以及离子注入面积的变化。
示例性的，若电压平均值大于特定值，确定测试结构20所在区域的离子注入浓度偏高、离子注入面积偏大和/或离子注入深度偏小。
可以理解的，离子注入区域23的离子注入浓度偏高、离子注入面积偏大和/或离子注入深度偏小时，晶体管导通时需要推开的电子或空穴更多，因此阈值电压更高，电压平均值也越大。当电压平均值VT_0变大时，代表注入到衬底13的离子浓度变高、离子注入面积变大和/或深度变小。
示例性的，如图7所示的测试结构20所在区域的离子注入浓度，比图4所示的测试结构20所在区域的离子注入浓度高。此时测得的电压平均值大于经验值或者大于其他芯片单元11或曝光区域101的测试结构20的电压平均值。通过对比设置在不同曝光区或不同芯片单元11上的测试结构20的电压平均值VT_0，可以获得不同曝光过程中的工艺偏差。
在一些实施方式中，通过对第一晶体管21的阈值电压VT1和第二晶体管22的阈值电压VT2的计算，可以获得电压差值ΔVT＝VT1－VT2。具体的，测试结构20中的第一晶体管21和第二晶体管22的电压差值ΔVT可以反映离子注入区域23对应的离子注入工艺是否导致离子注入区域23和离子注入层14是否有偏移。
示例性的，可以确定第一晶体管21和第二晶体管22的排列方向为第一方向。
示例性的，若第一晶体管21和第二晶体管22的电压差值ΔVT大于第一阈值，则可以确定在第一方向上，测试结构20所在区域的离子注入开口向远离第二晶体管22的方向偏移，即向第一晶体管21的位置偏移。
示例性的，若第一晶体管21和第二晶体管22的电压差值ΔVT小于第二阈值时，则可以确定在第一方向上，测试结构20所在区域的离子注入开口向远离第一晶体管21的方向偏移，即向第二晶体管22的位置偏移。
具体的，第一阈值大于等于第二阈值，例如第一阈值和第二阈值可以均为0。
可以理解的，离子注入区域23向其中一个晶体管偏移时，该晶体管导通时需要推开的电子或空穴更多，因此阈值电压更高。当第一晶体管21的阈值电压VT1大于第二晶体管22的阈值电压VT2时，离子注入区域23向第一晶体管21的位置偏移，可以确定在形成该离子注入区域23和同层的离子注入层14时的离子注入开口向第一晶体管21的位置偏移。当第一晶体管21的阈值电压VT1小于第二晶体管22的阈值电压VT2时，离子注入区域23向第二晶体管22的位置偏移，如图8所示，可以确定在形成该离子注入区域23和同层的离子注入层14时的离子注入开口向第二晶体管22的位置偏移。
在一些实施方式中，确定第一晶体管21和第二晶体管22的排列方向为第一方向时，如图3和图4所示，离子注入区域23在第一方向上的第一长度W1可以根据第一栅极211和第二栅极221相背的两侧之间的距离W2确定。
示例性的，第一长度W1为第一栅极211和第二栅极221相背的两侧之间的距离W2的0.6倍至1.2倍。
示例性的，第一长度W1小于第一栅极211和第二栅极221相背的两侧之间的距离W2。
离子注入区域23在第一方向上的第一长度W1和第一栅极211和第二栅极221相背的两侧之间的距离W2，可以使得当离子注入区域23向其中一个晶体管的位置有偏移，或者偏移达到一定距离时，两个晶体管下方的离子注入区域23面积不同，从而两个晶体管的阈值电压不同。因此可以根据第一晶体管21的阈值电压VT1与第二晶体管22的阈值电压VT2的比较结果确定离子注入区域23在晶体管排列方向上的偏移。
示例性的，离子注入区域23在衬底13上的投影位于第一栅极211和第二栅极221相背的两侧在衬底13上的投影之间。
可以理解的，在加工半导体元件10时，工艺流程的需求是使得离子注入区域23在衬底13上的投影位于第一栅极211和第二栅极221相背的两侧在衬底13上的投影之间，此时，形成离子注入区域23和同层的离子注入层14时的离子注入开口未产生偏移，加工半导体元件10时的离子注入工艺是符合需求的。即符合需求的半导体元件10的离子注入区域23在衬底13上的投影位于第一栅极211和第二栅极221相背的两侧在衬底13上的投影之间。当然可能会因为工艺偏差的原因使得离子注入区域23产生，例如实际的离子注入区域23在衬底13上的投影偏移出第一栅极211和第二栅极221相背两侧中的一侧，此时可以确定离子注入工艺存在偏差。
在一些实施方式中，如图7所示，离子注入区域23的与第一方向垂直的中心线S1在衬底13上的投影，位于第一栅极211和第二栅极221相向的两侧在衬底13上的投影S2和S3之间。第一栅极211和第二栅极221的下方均有离子注入区域23，且第一栅极211和第二栅极221下方的离子注入区域23的面积大致相同。
示例性的，第一栅极211和第二栅极221在衬底13上的投影关于与第一方向垂直的中心线S1对称。在第一方向上，测试结构20整体以中心线S1完全对称，以便根据第一晶体管21的阈值电压VT1和第二晶体管22的阈值电压VT2之间的电压差值判断离子注入区域23的偏移方向和大小。例如，当第一晶体管21的阈值电压VT1和第二晶体管22的阈值电压VT2相等时，表示离子注入区域23的位置处于测试结构20的正中间，形成离子注入区域23和同层的离子注入层14时的离子注入开口未产生偏移。
在一些实施方式中，如图3所示，与第一晶体管21和第二晶体管22的排列方向垂直的方向可以称为第二方向，则离子注入区域23在第二方向上的第二长度L1可以根据第一栅极211和第二栅极221在第二方向上的第三长度L2确定。
示例性的，第二长度L1为第三长度L2的0.8至1.5倍。
示例性的，第二长度L1大于等于第三长度L2。
在一些实施方式中，在第二方向上，第一栅极211和第二栅极221在衬底13上的投影由离子注入区域23在衬底13上的投影遮盖。
离子注入区域23在第二方向上的长度接近或大于第一栅极211和第二栅极221在第二方向上的长度，可以降低或避免离子注入区域23在第二方向上的偏移对晶体管导通参数的影响。如图3所示，当第二长度L1大于第三长度L2时，即使离子注入区域23在第二方向上产生偏移，也不会影响第一晶体管21和第二晶体管22下方的离子注入区域23的面积、深度和浓度，因此可以避免离子注入区域23在第二方向上的偏移对晶体管导通参数的影响。
因此，离子注入区域23可以只受第一方向上的工艺偏差的影响。例如，根据第一晶体管21的阈值电压VT1大于第二晶体管22的阈值电压VT2之间的大小关系，可以确定形成离子注入区域23和同层的离子注入层14时的离子注入开口，在第一方向上的偏移。
示例性的，通过调整测试结构20在半导体元件10上的摆放角度，可以测试离子注入开口在不同方向上的偏移。例如当一测试结构20的第一晶体管21和第二晶体管22的排列方向与半导体元件10的横向方向相同时，可以根据该测试结构20的检测结果确定离子注入开口在该横向方向上的偏移；例如当另一测试结构20的第一晶体管21和第二晶体管22的排列方向与半导体元件10的纵向方向相同时，可以根据该测试结构20的检测结果确定离子注入开口在该纵向方向上的偏移。
在一些实施方式中，测试结构20的离子注入区域23的面积可以根据所需监控的工艺站点光刻工艺曝光开口大小及左右偏移量确定，离子注入区域23的注入浓度及深度可以根据所需监控的工艺站点离子注入工艺确定。可以提高测试的准确性。
本申请实施例提供的半导体元件，通过在其衬底上形成测试结构，可以对其进行测试，该测试结构包括相邻设置的第一晶体管和第二晶体管，以及形成于衬底上且与所述第一晶体管和所述第二晶体管相邻的离子注入区域，从而可以测试第一晶体管和第二晶体管的导通参数，由于离子注入区域是在加工半导体元件时形成的，且离子注入区域可以影响两个晶体管的导通参数，因此可以根据两个晶体管的导通参数确定半导体元件是否符合工艺需求，可以把生产线上的一些工艺异常及时的反映出来。
示例性的，可以通过将该测试结构摆放在采用多次曝光拼接技术的芯片上，通过测试测试结构中晶体管的导通参数的变化，可以反映不同曝光区域之间的工艺偏移量。同时通过对比不同曝光区域的测量值，可以监控单独工艺的偏移量，从而可以与产品的质量相对应，最终对工艺和产品的性能做出优化。可以检测大尺寸超大规模集成电路芯片生产过程中引入的工艺偏差。
示例性的，可以通过电性测试的方法实现对不同曝光区域间偏移量的测试，同时可以反映同一光刻层中不同工艺的影响，如离子注入叠加光刻偏移的影响，克服了现有量测只能量测单一因素的局限性。
示例性的，可以测量多层工艺间的偏移量的叠加影响，实现对芯片功能更直观的反映，克服了现有量测只能测量一层的局限性。例如，将单层和多个不同层的离子注入引入到栅极下面的衬底,可以同时监控不同层或是多层工艺叠加的影响，可以更直接的反映工艺的偏差对芯片性能的影响。
请结合前述实施例参阅图9，图9是本申请实施例提供的一种半导体元件的测试方法的流程示意图。所述测试方法可以应用在半导体元件的测试设备中，用于对半导体元件进行测试等过程。
具体的，所述半导体元件为本申请前述实施例所述的半导体元件。
如图9所示，本申请实施例的半导体元件的测试方法包括步骤S110至步骤S130。
S110、测试所述测试结构中的第一晶体管的第一导通参数；
S120、测试所述测试结构中的第二晶体管的第二导通参数；
S130、根据所述第一导通参数和所述第二导通参数生成所述半导体元件的测试数据。
在一些实施方式中，所述第一导通参数包括所述第一晶体管的阈值电压或饱和电流；所述第二导通参数包括所述第二晶体管的阈值电压或饱和电流。
示例性的，所述根据所述第一导通参数和所述第二导通参数生成所述半导体元件的测试数据，包括：计算所述第一晶体管的阈值电压和所述第二晶体管的阈值电压的电压平均值和/或电压差值；根据所述电压平均值和/或所述电压差值生成所述测试数据。
示例性的，所述根据所述电压平均值生成所述测试数据，包括：将所述电压平均值与特定值比较，根据比较结果确定所述测试结构所在区域的离子注入浓度、离子注入面积、离子注入深度中的至少一项是否偏移。
示例性的，所述特定值包括经验值；或者所述特定值根据通过所述半导体元件上多个测试结构测得的电压平均值确定。
示例性的，若所述电压平均值大于所述特定值，确定所述测试结构所在区域的离子注入浓度偏高、离子注入面积偏大和/或离子注入深度偏小。
在一些实施方式中，所述根据所述电压平均值生成所述测试数据，包括：若所述电压差值大于第一阈值，确定在第一方向上，所述测试结构所在区域的离子注入开口向远离所述第二晶体管的方向偏移；若所述电压差值小于第二阈值时，确定在所述第一方向上，所述测试结构所在区域的离子注入开口向远离所述第一晶体管的方向偏移；
其中，所述第一阈值大于等于所述第二阈值，所述第一方向为所述第一晶体管和所述第二晶体管的排列方向。
示例性的，所述测试结构所在区域包括所述测试结构所在的曝光区域，或者所述测试结构所在的芯片单元。
本申请实施例提供的半导体元件的测试方法的具体原理和实现方式均与前述实施例的半导体元件类似，此处不再赘述。
请结合上述实施例参阅图10，图10是本申请实施例提供的测试设备600的示意性框图。该测试设备600包括处理器601和存储器602。
示例性的，处理器601和存储器602通过总线603连接，该总线603比如为I2C(Inter-integrated Circuit)总线。
具体地，处理器601可以是微控制单元(Micro-controller Unit，MCU)、中央处理单元(Central Processing Unit，CPU)或数字信号处理器(DigitalSignal Processor，DSP)等。
具体地，存储器602可以是Flash芯片、只读存储器(ROM，Read-Only Memory)磁盘、光盘、U盘或移动硬盘等。
其中，所述处理器601用于运行存储在存储器602中的计算机程序，并在执行所述计算机程序时实现前述的半导体元件的测试方法。
示例性的，所述处理器601用于运行存储在存储器602中的计算机程序，并在执行所述计算机程序时实现如下步骤：
测试所述测试结构中的第一晶体管的第一导通参数；
测试所述测试结构中的第二晶体管的第二导通参数；
根据所述第一导通参数和所述第二导通参数生成所述半导体元件的测试数据。
本申请实施例提供的半导体元件的测试设备的具体原理和实现方式均与前述实施例的测试方法类似，此处不再赘述。
本申请实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序中包括程序指令，所述处理器执行所述程序指令，实现上述实施例提供的半导体元件的测试方法的步骤。
其中，所述计算机可读存储介质可以是前述任一实施例所述的测试设备的内部存储单元，例如所述测试设备的硬盘或内存。所述计算机可读存储介质也可以是所述测试设备的外部存储设备，例如所述测试设备上配备的插接式硬盘，智能存储卡(Smart MediaCard，SMC)，安全数字(Secure Digital，SD)卡，闪存卡(Flash Card)等。
本申请实施例提供的半导体元件的测试方法、测试设备和计算机可读存储介质，通过在其衬底上形成测试结构，可以对其进行测试，该测试结构包括相邻设置的第一晶体管和第二晶体管，以及形成于衬底上且与所述第一晶体管和所述第二晶体管相邻的离子注入区域，从而可以测试第一晶体管和第二晶体管的导通参数，由于离子注入区域是在加工半导体元件时形成的，且离子注入区域可以影响两个晶体管的导通参数，因此可以根据两个晶体管的导通参数确定半导体元件是否符合工艺需求，可以把生产线上的一些工艺异常及时的反映出来。
应当理解，在此本申请中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本申请。
还应当理解，在本申请和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (30)
1.一种半导体元件，其特征在于，所述半导体元件包括衬底，且所述衬底上形成测试结构，所述测试结构包括：
相邻设置的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管形成于所述衬底的一侧；
离子注入区域，形成于所述衬底上，并且所述离子注入区域与所述第一晶体管和所述第二晶体管相邻。
2.根据权利要求1所述的半导体元件，其特征在于，所述第一晶体管包括第一栅极，所述第二晶体管包括第二栅极，所述离子注入区域与所述第一栅极和所述第二栅极相邻。
3.根据权利要求2所述的半导体元件，其特征在于，所述第一晶体管和所述第二晶体管包括公共源极，所述公共源极位于所述第一栅极和所述第二栅极之间；
所述第一晶体管还包括第一漏极，且所述第一栅极位于所述第一漏极和所述公共源极之间，所述第二晶体管还包括第二漏极，且所述第二栅极位于所述第二漏极和所述公共源极之间。
4.根据权利要求2所述的半导体元件，其特征在于，所述第一晶体管还包括第一源极和第一漏极，且所述第一栅极位于所述第一源极和所述第一漏极之间；所述第二晶体管还包括第二源极和第二漏极，且所述第二栅极位于所述第二源极和所述第二漏极之间。
5.根据权利要求2-4中任一项所述的半导体元件，其特征在于，所述离子注入区域在第一方向上的第一长度根据所述第一栅极和所述第二栅极相背的两侧之间的距离确定，所述第一方向为所述第一晶体管和所述第二晶体管的排列方向。
6.根据权利要求5所述的半导体元件，其特征在于，所述第一长度为所述距离的0.6倍至1.2倍。
7.根据权利要求6所述的半导体元件，其特征在于，所述第一长度小于所述距离。
8.根据权利要求7所述的半导体元件，其特征在于，所述离子注入区域在所述衬底上的投影位于所述第一栅极和所述第二栅极相背的两侧在所述衬底上的投影之间。
9.根据权利要求5-8中任一项所述的半导体元件，其特征在于，所述离子注入区域的与所述第一方向垂直的中心线在所述衬底上的投影，位于所述第一栅极和所述第二栅极相向的两侧在所述衬底上的投影之间。
10.根据权利要求9所述的半导体元件，其特征在于，所述第一栅极和所述第二栅极在所述衬底上的投影关于所述中心线对称。
11.根据权利要求2-10中任一项所述的半导体元件，其特征在于，所述离子注入区域在第二方向上的第二长度根据所述第一栅极和所述第二栅极在所述第二方向上的第三长度确定，所述第二方向为与所述第一晶体管和所述第二晶体管的排列方向垂直的方向。
12.根据权利要求11所述的半导体元件，其特征在于，所述第二长度为所述第三长度的0.8至1.5倍。
13.根据权利要求12所述的半导体元件，其特征在于，所述第二长度大于等于所述第三长度。
14.根据权利要求11-13中任一项所述的半导体元件，其特征在于，在所述第二方向上，所述第一栅极和所述第二栅极在所述衬底上的投影由所述离子注入区域在所述衬底上的投影遮盖。
15.根据权利要求2-14中任一项所述的半导体元件，其特征在于，所述第一栅极和所述第二栅极相连。
16.根据权利要求1-15中任一项所述的半导体元件，其特征在于，所述半导体元件包括在所述衬底上形成的一层或多层离子注入层；
所述离子注入区域与所述离子注入层同层设置。
17.根据权利要求16所述的半导体元件，其特征在于，所述测试结构包括一个或多个所述离子注入区域，一个或多个所述离子注入区域各自与其中一层离子注入层同层设置。
18.根据权利要求1-17中任一项所述的半导体元件，其特征在于，所述半导体元件包括一个或多个芯片单元；
至少一个所述芯片单元上形成所述测试结构。
19.根据权利要求18所述的半导体元件，其特征在于，所述芯片单元包括多个曝光区域，且至少两个所述曝光区域上各自形成所述测试结构。
20.根据权利要求18或19所述的半导体元件，其特征在于，至少一个所述芯片单元的外围具有切割道，所述测试结构的至少一部分形成于所述切割道。
21.根据权利要求20所述的半导体元件，其特征在于，所述测试结构的至少一部分包括完整的所述测试结构。
22.一种半导体元件的测试方法，其特征在于，所述半导体元件为权利要求1-21中任一项所述的半导体元件，所述测试方法包括：
测试所述测试结构中的第一晶体管的第一导通参数；
测试所述测试结构中的第二晶体管的第二导通参数；
根据所述第一导通参数和所述第二导通参数生成所述半导体元件的测试数据。
23.根据权利要求22所述的测试方法，其特征在于，所述第一导通参数包括所述第一晶体管的阈值电压或饱和电流；所述第二导通参数包括所述第二晶体管的阈值电压或饱和电流。
24.根据权利要求23所述的测试方法，其特征在于，所述根据所述第一导通参数和所述第二导通参数生成所述半导体元件的测试数据，包括：
计算所述第一晶体管的阈值电压和所述第二晶体管的阈值电压的电压平均值和/或电压差值；
根据所述电压平均值和/或所述电压差值生成所述测试数据。
25.根据权利要求24所述的测试方法，其特征在于，所述根据所述电压平均值生成所述测试数据，包括：
将所述电压平均值与特定值比较，根据比较结果确定所述测试结构所在区域的离子注入浓度、离子注入面积、离子注入深度中的至少一项是否偏移。
26.根据权利要求25所述的测试方法，其特征在于，所述特定值包括经验值；或者
所述特定值根据通过所述半导体元件上多个测试结构测得的电压平均值确定。
27.根据权利要求25所述的测试方法，其特征在于，若所述电压平均值大于所述特定值，确定所述测试结构所在区域的离子注入浓度偏高、离子注入面积偏大和/或离子注入深度偏小。
28.根据权利要求24-27中任一项所述的测试方法，其特征在于，所述根据所述电压平均值生成所述测试数据，包括：
若所述电压差值大于第一阈值，确定在第一方向上，所述测试结构所在区域的离子注入开口向远离所述第二晶体管的方向偏移；
若所述电压差值小于第二阈值时，确定在所述第一方向上，所述测试结构所在区域的离子注入开口向远离所述第一晶体管的方向偏移；
所述第一阈值大于等于所述第二阈值，所述第一方向为所述第一晶体管和所述第二晶体管的排列方向。
29.根据权利要求25或28所述的测试方法，其特征在于，所述测试结构所在区域包括所述测试结构所在的曝光区域，或者所述测试结构所在的芯片单元。
30.一种半导体元件的测试设备，其特征在于，所述半导体元件为权利要求1-21中任一项所述的半导体元件，所述测试设备包括存储器和处理器；
所述存储器用于存储计算机程序；
所述处理器，用于执行所述计算机程序并在执行所述计算机程序时，实现如下步骤：
测试所述测试结构中的第一晶体管的第一导通参数；
测试所述测试结构中的第二晶体管的第二导通参数；
根据所述第一导通参数和所述第二导通参数生成所述半导体元件的测试数据。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2020/112719 WO2022041270A1 (zh) | 2020-08-31 | 2020-08-31 | 半导体元件、半导体元件的测试方法和设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113228269A true CN113228269A (zh) | 2021-08-06 |
Family
ID=77086025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202080007153.2A Pending CN113228269A (zh) | 2020-08-31 | 2020-08-31 | 半导体元件、半导体元件的测试方法和设备 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113228269A (zh) |
| WO (1) | WO2022041270A1 (zh) |
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- 2020-08-31 WO PCT/CN2020/112719 patent/WO2022041270A1/zh active Application Filing
- 2020-08-31 CN CN202080007153.2A patent/CN113228269A/zh active Pending
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| Publication number | Publication date |
|---|---|
| WO2022041270A1 (zh) | 2022-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |