KR100294063B1 - 개선된서브미크론기술을이용하여웨이퍼상의결함을결정하고처리하는방법 - Google Patents

개선된서브미크론기술을이용하여웨이퍼상의결함을결정하고처리하는방법 Download PDF

Info

Publication number
KR100294063B1
KR100294063B1 KR1019940006495A KR19940006495A KR100294063B1 KR 100294063 B1 KR100294063 B1 KR 100294063B1 KR 1019940006495 A KR1019940006495 A KR 1019940006495A KR 19940006495 A KR19940006495 A KR 19940006495A KR 100294063 B1 KR100294063 B1 KR 100294063B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
trenches
crystal
wafer
steps
Prior art date
Application number
KR1019940006495A
Other languages
English (en)
Other versions
KR940022775A (ko
Inventor
하인쯔 짜아닝어
베르너 클링엔슈타인
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR940022775A publication Critical patent/KR940022775A/ko
Application granted granted Critical
Publication of KR100294063B1 publication Critical patent/KR100294063B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/982—Varying orientation of devices in array

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

반도체 몸체에 집적회로를 제조하는 프로세스동안 반도체 물질의 몸체에 결정결함의 발생가능성을 결정하기 위한 방법에서, 집적회로의 동작이 결정결함의 발생에 의해 역효과를 받는지를 결정하기 위하여 전기적으로 실험될 수 있는 완성된 집적회로를 몸체내에 형성하도록 적어도 하나의 몸체가 전체 제조공정에 적용된다.
완성집적회로의 일부분인 실험용 조직은 완전회로의 제조동안 형성되지만, 완성 집적회로를 제조하기 위하여 이용된 제조프로세스중 한정된 수의 단계 그룹만 이용하여 제조되어 각각의 실험용 조직은 단계의 그룹중 상이한 단계그룹에 적용된다.
실험용 조직은 완성회로와 동일한 몸체 또는 추가몸체위에 형성될 수 있다. 따라서 실험용 조직은 어느단계가 몸체내에 결정결함을 야기시키는지를 결정하기 위하여 분석된다.

Description

개선된 서브미크론 기술을 이용하여 웨이퍼상의 결합을 결정하고 처리하는 방법
제1도는 본 발명에 따른 방법이 이용될 수 있는 집적회로 일부분의 단면도이며 ;
제2도는 제1도에 도시된 집적회로를 형성하도록 이용될 수 있는 프로세스 단계의 세부 흐름을 도시하는 흐름도이며 ;
제3도는 불필요한 결정 결합(crystalline defect)이 발생된 것이 나타난 제1도에 도시된 집적회로의 일부분을 형성하는 패턴 결합의 개략도이며 ;
제4도는 제3도에 도시된 패턴에 의해 발생된 바람직하지 않은 결정 결함이 치유되도록 변경된 것을 제외하고는, 제3도에 도시된 패턴과 유사한 특정 테스트 패턴의 개략도이며 ;
제5도 및 제6도는 결정 결함의 형성을 치유하기 위한 방법을 얻기 위하여 트랜지스터 게이트 및 얕은 트렌치 격리 에지 사이의 관계를 조사하도록 놓여있는 여러가지 테스트 패턴의 개략도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 집적회로 12 : 반도체 몸체
14 : 반도체 표면 16,18,118,218 : 트렌치
20 : 유전체 물질층 22 : 다결정 실리콘 몸체
24 : 절연물질 26 : 소스 영역
28 : 드레인 영역 30 : 채널 영역
32,40 : 절연물질층 34 : 게이트
36 : 스페이서층 42,44 : 접촉층
46 : 전도성 스트랩
본 발명은 반도체 몸체에서 결정 결함이 언제 생성되는지를 결정하는 빠르고 경제적인 방법에 관한 것이며, 특히 깊은 트렌치 및 얕은 트렌치와 같이 집적회로를 제조하는 프로세스의 어느 단계가 깊은 트렌치 및 얕은 트렌치와 같이 바람직하지 않은 결정 결함을 형성하는지를 결정하기 위하여 이용될 수 있는 방법에 관한 것이다.
집적회로는 트랜지스터, 다이오드, 커패시터, 저항 등과 같은 여러가지 전기소자가 형성되는 반도체 물질의 몸체를 포함하며, 전기소자는 원하는 회로를 형성하도록 서로 연결된다. 집적회로의 제조는 여러가지 형태의 증착, 산화물 생성, 에칭, 이온 주입, 확산, 열처리 등과 같은 여러가지 프로세스 기술의 이용을 필요로한다. 이들 프로세스 기술 각각은 반도체 몸체에서 결정 결함을 야기하는 특정 상태를 가진다. 특히, 예를 들어 깊은 트렌치를 형성하는 프로세스와 같은 프로세스 단계 중 하나가 전위를 생성할 수 있다. 에칭 및 세척을 하는 동안 금속에 의한 오염은 스택킹 현상과 연관된다. 결정 결함이 형성되면 결정 결함의 밀도가 집적회로의 동작에 역효과를 주는 수준까지 다른 프로세스 기술이 결정 결함 밀도를 증가시킨다. 집적회로의 전기 특성에 역효과를 주는 바람직하지 않은 결정 결함을 생성하는 단계를 집적회로를 제조하는 특정 프로세스가 포함하고 있는지의 여부는 집적회로가 완전하게 만들어지고 전기적으로 실험될 수 있는 상태 이후에만 결정될 수 있다. 복합 제조 프로세스에 대하여, 이는 몇 주에서 몇 달 걸릴 것이다. 많은 양의 데이타가 결정 결함과 직접 관련되는지, 또는 프로세스 단계의 어느 하나와 직접 연관되는지가 명확하지 않기 때문에 결과 해석은 복잡해질 수 있다. 웨이퍼 표면 전체의 온도 분산과 같은 공간 변화, 또는 프로세스 동안 웨이퍼 배열이 영향을 주어서 결함이 형성된 원인을 감춘다. 순차적 형태의 진행에서, 프로세스에 대한 수정이 이루어진 후에, 수정이 바람직하지 않은 결정 결함을 실제적으로 감소시키는지 또는 제거하는지를 결정하기 위하여 또다른 집적 회로를 제조하는 것은 상당한 시간이 걸린다.
특정 집적회로를 제조하는 프로세서를 개발하는 동안에 프로세스의 어떤 단계가 반도체 몸체에서 바람직하지 않은 결정 결함을 야기시키는지를 결정하기 위한 여러가지 시도가 이루어져 왔었다. 기술 중 하나는 다수의 출발 웨이퍼로 시작하는 것이다. 여러가지 프로세스 단계에서, 상이한 웨이퍼는 가능한 결함에 대하여 제거되고 실현된다. 이러한 기술은 프로세스 과정 동안 실험하기 위하여 많은 웨이퍼를 사용하기 때문에 완성된 집적회로를 실험하기 위한 프로세스 종료 지점에는 소량의 웨이퍼만 남게 되는 단점을 가진다. 또한, 바람직하지 않은 현상을 초래하는 몇몇 단계가 있어 프로세스의 특정 단계에 웨이퍼를 밀어 넣는 것은 어느 단계가 실제적으로 문제를 야기하는지를 알아내지 못할 것이다. 예를 들어, 에칭 단계는 일부 결함을 야기시킬 수 있지만, 그러나 나중의 가열단계는 바람직하지 않은 수준까지 결함을 증가시킬 수 있다. 프로세스가 복잡해질수록, 여러가지 웨이퍼에 대한 종합 실험 결과가 결정 결함의 생성 원인을 결정할 수 있는 확률은 낮아진다. 각각의 웨이퍼 위에 많은 수의 칩이 있기 때문에, 만약 칩 대 칩 변화가 웨이퍼 대 웨이퍼 변화보다 크다면, 상술한 접근법에 의하여 결정 결함을 야기하는 문제를 결정하는 것은 상당히 어렵게 될 것이다. 모니터 웨이퍼의 수직 트랙킹은 일정한 프로세스를 가정하여야 하며 여러가지 샘플의 분석이 이루어진 후에 경험에 의한 추측에 의해서만 해석하여야 한다. 따라서, 에칭 단계 후에 웨이퍼를 빼내서 실험하는 것은 문제를 완전히 검출하지는 못한다. 가열 단계 이후에 웨이퍼를 빼내는 것은 문제가 초기에 어디에서 발생하였는지를 완전히 나타내지 못한다. 따라서, 많은 수의 웨이퍼를 이용하지 않고 프로세스의 어느 단계가 바람직하지 않은 결함을 야기시키는지를 결정하는 방법을 제공하는 것이 바람직하다.
중요 프로세스 단계 후에 웨이퍼를 빼내서 결함이 있는 셀을 검사하는 것은 일반적으로 충분한 정보를 제공하지 않기 때문에 여러가지 파라메터에 대한 종속성은 단순·단일 인과 관계 분석 접근에 의해 연관될 수 없다. 일반적으로, 전위(dislocation) 형성에 대한 핵생성 중심은 기판에 손상을 발생시키고 상당한 스트레스를 주며 웨이퍼를 오염시킨다. 전위는 때때로 측량에 의한 구조 웨이퍼로의 고선량 주입에 대한 저열 분할 소결 프로세스 후에 검출된다. 어떠한 회로 성질을 가지지 않는 웨이퍼는 회로 성질을 가지는 웨이퍼와 동일한 고선량 이식제가 주입될 때 어떠한 전위도 나타나지 않을 것이다. 결정 결함 밀도는 스트레스를 받은 기판에 높은 결함 농도를 가진 불순물을 주입함으로써 상승된다. 결정 결함은 높은 응력 부위에 핵생성을 한다. 상기와 같은 높은 스트레스 부위 중 하나는 여러가지 결정 평면 위에서 여러가지 산화율에 의해 야기되는 고압 스트레스에서 박스격리의 바닥(얕은 트렌치) 일 수 있으며, 이는 프랑크-리이드 원천(Frank-Read source)처럼 작용할 수 있다. 이것은 활공 전위를 접합 누설량이 증가하는 공핍존으로 유도하는 결과를 초래한다. 소결 프로세스는 실제 프로세스 진행에 의한 결정 손상을 제거하는 것과 마찬가지로 전위형성을 향상시키는 수단을 제공한다. 따라서, 결정 결함을 형성시키는 인자는 집적화 프로세스에서 완전히 분리될 수 있다. 소결 단계 및 이의 시퀀스(고온/저온)는 특히 전위 형성을 하게 한다.
본 발명의 특징에 따르면, 집적회로를 제조하는 프로세스 동안 반도체 몸체에 형성된 결정 결함의 밀도를 감소시키는 방법은 : 집적회로를 제조하기 위한 반도체 물질 중 적어도 하나의 몸체 대하여 설정된 수의 시퀀스 프로세스 단계를 수행하고 ; 집적회로를 제조하기 위한 반도체 물질 중 적어도 하나의 몸체에 대하여 설정된 수보다 적은 수의 시퀀스 프로세스 단계를 수행하여, 각각의 테스트 구조(test structure)는 보다 적은 수의 시퀀스 프로세스 단계 중 상이한 단계의 프로세스 시퀀스를 이용함으로써 제조되고 ; 어느 프로세스 단계가 결정 결함과 관련이 있는지를 결정하기 위하여 집적회로 및 테스트 구조를 실험하는 것을 포함한다.
본 발명의 다른 특징에 의하면, 작은 수의 시퀀스 프로세스 단계는 집적회로를 제조하기 위하여 설정된 수의 시퀀스 프로세스 단계를 수행하는 동안에 수행되는 것과 동시에 테스트 구조가 수행된다.
본 발명의 또다른 특징에 따르면, 테스트 구조는 반도체 물질의 동일 몸체에 형성된다.
본 발명의 또다른 특징에 따르면, 본 발명의 방법은 결정 결함과 관련되었다고 결정된 프로세스 단계를 수정하는 단계를 더 포함한다.
본 발명의 또다른 특징에 따르면, 집적회로를 제조하는 프로세스 동안 반도체 몸체에 형성된 결정 결함의 밀도를 감소시키는 방법은 : 전기적으로 실험될 수 있는 집적회로를 만들기 위하여 설정된 후의 제조 단계에 반도체 물질의 몸체 중 적어도 하나를 적용하는 단계 ; 집적회로를 만들기 위하여 이용된 한정된 수의 단계를 이용하여 반도체 물질의 몸체 중 적어도 하나에 테스트 구조를 형성하는 단계(한정된 수는 설정된 수보다 적으며, 각각의 테스트 구조는 한정된 수의 단계 중 상이한 그룹에 적용됨) ; 어느 단계가 결정 결함의 형성을 야기하는지를 결정하기 위하여 완성 집적회로 및 테스트 구조를 실험하는 단계를 포함한다.
본 발명의 또다른 특징에 따른, 한정된 수의 단계는 완성 집적회로를 만들기 위한 시퀀스 단계의 그룹이며, 각각의 테스트 구조는 단계의 그룹에 대한 여러가지 선택에 적용될 수 있다.
본 발명의 또다른 특징에 따르면, 테스트 구조는 집적회로를 만들기 위하여 설정된 수의 단계를 수행하는 동안 하나의 몸체가 동일한 단계에 적용되는 것과 동시에 한정된 수의 단계에 적용될 수 있다.
다른 관점에서 보면, 본 발명은 집적 회로에 생성되는 결정 결함의 개수에 미치는 프로세스의 여러 단계들의 영향을 결정하여 결함을 감소시키기 위해 결함 야기에 관련된 것으로 결정된 단계들을 수정하기 위해 집적회로 제조 프로세스를 테스트하는 방법에 관한 것이다.
특히, 테스트는 동일한 또는 다른 웨이퍼에 구현되며 집적 회로로서 형성되는 테스트 구조체의 사용을 포함하며, 테스트 구조체는 집적 회로의 형성에 사용되는 연속적 프로세스 단계의 집합의 여러 부분 집합을 거치도록 만들어진다. 더 상세히 언급하면, 테스트 구조는 실리콘 웨이퍼의 서로 다른 결정학적 방향으로 지향된 선택된 구성 요소들을 가져서 그러한 서로 다른 차이에 대한 결함 형성의 감도를 감지하도록 형성된다.
더 상세히 말하면, 본 발명은 메모리를 수용하는 실리콘 바디에 깊고 좁은 용량성 트렌치와 넓고 얕은 격리 트렌치의 결합을 공유하는 스위치(switched) 커패시터 메모리 셀들을 사용하는 다이내믹 랜덤 액세스 메모리(DRAM)에 적용될 수 있다. 상기 DRAM의 제조시에 결함을 낮추기 위해, 깊고 좁은 트렌치는 110 결정 방향으로 넓고 얕은 트렌치는 100 결정 방향으로 형성하는 것이 유리하다는 것이 밝혀졌다. 동일한 일반적 방법에 의해, 부가적으로 실리콘 메모리 셀의 게이트와의 오버랩(overlap)을 감소시키기 위해 제조시에 얕은 트렌치를 형성하는 것이 유리하다는 것도 밝혀졌다.
다른 특징에 따르면, 본 발명은 집적회로를 제조하는 프로세스 동안에 야기되는 집적회로의 반도체 몸체에서의 결정 결함 밀도를 감소시키는 방법에 관한 것이다. 이러한 방법은 실험될 수 있는 완성 집적회로를 만드는데 필요한 모든 단계에 반도체 물질의 몸체 중 적어도 하나를 적용시키는 단계를 포함한다. 테스트 구조는 각각의 테스트 구조가 한정된 수의 단계의 여러 그룹에 적용되도록 완성 집적회로를 만드는 한정된 수의 단계를 이용하여 반도체 물질의 몸체 내에 형성된다. 완성 집적회로 및 테스트 구조는 어느 단계가 결정 결정의 형성을 야기하는지를 결정하기 위하여 실험된다.
본 발명은 이하 첨부된 도면을 참조로 상세히 설명한다.
본 발명은 집적회로를 제조하는 계획된 프로세스에서 반도체 물질의 몸체 내에 집적회로의 동작에 역효과를 주는 결정 결함의 형성을 어느 단계가 야기시키는지를 결정하는 방법에 관한 것이다. 바람직하지 않는 결정 결함을 야기하는 특정 단계가 결정되면, 그 단계는 결함의 형성을 감소(제한) 및/또는 방지하기 위하여 변경될 수 있다. 이러한 방법은 특정 집적회로를 제조하기 위한 프로세스의 초기 개발에 특히 유용하다. 결정 결함을 야기시키는 프로세스의 모든 단계가 결정되고 수정되었을 때, 그 결과로 인한 프로세스는 집적회로를 상업적으로 제조하기 위하여 이용될 수 있다.
본 발명의 방법은 단결정 실리콘과 같이 반도체 물질의 다수 웨이퍼로 시작하는 것을 포함한다. 일부 웨이퍼는 전기적으로 실험될 수 있는 완성된 집적회로를 형성하기 위하여 완성 프로세스에 적용된다. 테스트 구조는 완성된 집적회로와 동시에 형성된다. 테스트 구조는 완성된 집적회로의 일부분이며, 이는 결정 결함을 야기할 수 있는 프로세스의 가장 중요한 단계에 의해 형성된다. 테스트 구조는 각각의 테스트 구조가 그룹 단계 중 상이한 것에 의해 형성되도록 시퀀스 프로세스 단계의 그룹에 의해 형성되어 각각의 테스트 구조는 테스트 구조가 형성될 때 생략되는 단계 중 별도의 단계를 가진다. 테스트 구조를 형성하는데 사용되는 여러 프로세스를 목적 달성을 위한 프로세스 단계의 집합의 부분집합으로 정의하는 것이 편리하다. 생략된 특정 단계는 집적회로를 제조하는데 이용되는 마스크 시퀀스를 제거함으로써 이루어질 수 있다. 테스트 구조는 완성된 집적회로가 형성되어 있는 웨이퍼와는 별개의 웨이퍼 위에 형성될 수 있거나, 또는 스텝퍼 리소그래피를 이용하여 완성된 집적회로가 동일한 웨이퍼 위에 병행하여 형성될 수 있다. 또한, 다수의 완성된 집적회로는 일반적으로 다수의 완성된 집적회로가 칩을 형성하도록 단일 웨이퍼 위에 형성된다. 테스트 구조가 완성된 회로와 동일한 웨이퍼에 형성된다면, 테스트 구조는 완성된 집적회로와 함께 칩, 위에, 또는 별도 칩 위에, 또는 일부 칩 위에만 형성될 수 있다.
테스트 구조는 완제품 웨이퍼의 결함검색에 빠르고 중요한 역할을 한다. 이러한 개념은 웨이퍼 위의 고장난 회로/소자를 직접 비교하게 한다. 각각의 웨이퍼 또는 칩 위의 테스트 구조의 분석은 확정된 일련의 프로세스 단계에 이용되는 어떤 마스크의 상호작용에 대한 정보를 제공한다. 집적회로의 제조에 보통 이용되는 어떤 단계가, 어떤 조건하에서, 반도체 웨이퍼에 결정 결함을 야기할 수 있다는 것은 공지되어 있다. 또한, 열처리 단계와 같은 다른 단계도 웨이퍼에서 결정 결함의 밀도를 증가시킬 수 있는 것이 공지되어 있다. 단계 또는 단계의 그룹이 결정 결함을 야기시킬 수 있게 될 때, 여러가지 웨이퍼 또는 칩 위의 테스트 구조는 병행하여 이용할 수 있다. 이들 테스트 구조는 예정된 프로세스 단계를 중심으로 하여 연속 단계의 그룹에 추가 웨이퍼를 적용시키지 않고 결정 결함에 대하여 시험되고 검사될 수 있다.
또한, 테스트 구조의 그룹은 결함을 중심으로 한 연속 단계의 그룹에 적용될 수 있다. 그러나, 테스트 구조 중 여러가지 테스트 구조는 각각의 테스트 구조가 적어도 하나의 단계를 소거시키도록 연속 단계 중 상이한 단계에 적용된다. 예를 들어, 단계 B, C 및 D가 결정 결함을 야기한다면, 테스트 구조 하나가 단계 C를 제외하고 단계 B 및 D에 적용되며, 두 번째 테스트 구조는 단계 B를 제외하고 단계 C 및 D에 적용되며, 세 번째 테스트 구조는 단계 D를 제외하고 단계 B 및 C에 적용된다. 어쨌든, 테스트 구조의 이용 및 본 발명의 방법의 이용은 바람직하지 않은 결정 결함을 야기하는 단계를 분석함에 있어서 상당한 효과를 준다.
결정 결함의 실험은 착색 에칭과 같은 공지된 프로세스 및/또는 전송 전자 마이크로스코프(TEM), 또는 다른 공지된 기술에 의해 이루어질 수 있다. TEM으로 집적된 복합구조를 영상화함으로써 제공되는 개선된 공간 해상도 및 정확성에 의하여 0.5 ×0.5㎟ 정도의 전자투명 영역은 1시간 이내에 제조될 수 있다. 전체 웨이퍼의 결함 맵핑은 습식 에칭 기술에 의해 얻어질 수 있다. 큰 영역(400 ×400㎛2)의 스트레스 분석은 X-레이 회절에 의해 수행된다. 여러가지 가해진 마스크 레벨의 결과는 여러가지 실험용 영역 위에 상호 연관시킴으로써 문제 단계가 검출된다.
특정 테스트 구조가 초기 웨이퍼 위의 테스트 구조에서는 존재하지 않았던 결정 결함을 가진 것으로 나타나면, 제외된 단계는 결정 결함을 형성하지 않는다는 것을 알 수 있다. 그러나, 테스트 구조의 그룹 중 하나가 다른 테스트 구조에서는 발견되지 않은 결정 결함을 가진 것이 발견되면, 테스트 구조 중 제외된 제조 프로세스의 단계는 결정 결함을 야기한다는 것을 알 수 있다. 이러한 결과에 초점을 마쳐서, 상세한 분석은 소결 실험에 제한되는 것이 아니고, 이를 포함하여 스트레스 분석 및 결정형상 방향에 대한 결함 종속성 분석이 계속된다. 버거 벡터(Burger's vector)에 의한 전위/스택킹의 상세한 분석만이 형성 프로세스를 이해하는 수단을 제공한다. 스트레스 시뮬레이션은 이들 상세한 결과에 기초한다. 새로운 TEM 기술에 의해, 분석 시간은 계수 5에 의하여 약 하루까지 감소된다. 전체 완성된 집적회로의 전자 실험은 프로세스 동안 형성된 결정 결함이 집적회로의 동작에 역효과를 줄 수 있는 크기인지를 결정한다. 동작에 역효과를 주는 것이 발견되면, 결정 결함을 야기하는 것이 발견된 단계 또는 단계들은 수정되어 프로세스 도중에 결정 결함의 형성을 제거하거나 감소시킨다.
웨이퍼에 형성된 집적회로를 실험할 때, 결정 결합이 웨이퍼 내에 형성되었는지를 고려해야 될 뿐만 아니라, 결정 결함이 어디에 형성되어 있는지도 고려되어야 한다. 일반적으로 다수의 집적회로는 지름이 8인치 정도인 상대적으로 큰 웨이퍼 내에 동시에 형성된다. 웨이퍼의 여러 영역은 결정 결함의 형성과 관련하여 집적회로를 제조하는 여러가지 단계에 대하여 상이하게 반응할 수 있다. 따라서, 웨이퍼의 바깥쪽 에지를 둘러싸고 있는 웨이퍼 영역은 상이하게 반응할 것이다. 즉, 웨이퍼의 중심 영역에서 보다 쉽게 결정 결함을 형성할 것이다. 그리고, 여러가지 추가 웨이퍼를 검사할 때, 생성된 결정 결함의 실제적인 부분이 확실히 검출되도록 웨이퍼의 여러 부분에서 웨이퍼의 다수 영역을 검사할 필요가 있다.
제 1도에서, 본 발명의 방법에 따라 개발된 프로세스에 의해 제조될 수 있는 집적회로(10)의 일부분의 단면도가 도시되어 있다. 집적회로(10)는 다수의(예를 들어 64000000개)의 스위칭 커패시터 소자를 포함하며(그 중 하나만 도시됨), 이는 다이내믹 랜덤 액세스 메모리(DRAM)를 형성한다. 집적회로(10)는 단결정 실리콘과 같은 반도체 물질의 몸체(12)를 포함하며, 몸체는 표면(14)을 가진다. 상대적으로 좁고, 깊은 트렌치(16)는 표면(14)에서 몸체(12) 안으로 형성되어 있다. 넓지만 얕은 트렌치(18)는 깊은 트렌치(16)의 한쪽에 인접하여 표면(14)으로부터 몸체(12) 안으로 형성된다. 깊은 트렌치(16)의 벽은 일반적으로 실리콘 산화물 같은 유전체 물질로 된 얇은 층(20)으로 덮여 있다. 깊은 트렌치(16)의 나머지 부분은 전도성 다결정 실리콘의 몸체(22)로 채워진다. 다결정 실리콘 몸체(22) 및 실리콘 몸체(12)는 그 사이에 유전체층(20)을 가진 커패시터의 판 역할을 한다. 얕은 트렌치(18)는 일반적으로 실리콘 산화물 같은 절연물질(24)로 채워져서, 격리수단의 역할을 한다.
얕은 트렌치(18)의 반대쪽 깊은 트렌치(16)쪽에 MOS 트랜지스터의 소스 및 드레인 영역(26,28)이 배열되어 있으며, 그 사이에 채널 영역(30)이 배치되어 있다. 소스 및 드레인 영역(26,23)은 몸체(12)내에 위치하며 소스 영역(26)이 깊은 트렌치(16)에 인접하도록 표면(14)에 형성되어 있다. 일반적으로 실리콘 이산화물인 절연물질의 층(32)은 표면(14) 위에서 채널 영역(30) 전체에 그리고 소스 및 드레인 영역(26,28) 사이에 존재한다. 절연층(32) 위에 그리고 채널 영역(30) 위에는 전도성 다결정 실리콘으로 된 게이트(34)가 있다. 실리콘 질화물인 스페이서층은 게이트(34)의 측면에 형성되며, 일반적으로 실리콘 이산화물인 절연물질층(40)은 게이트(34)를 덮는다. 접촉층(42,44)은 표면(14) 위의 소스 영역 및 드레인 영역(26,28) 위에 있다. 접촉층(42) 및 (44)은 금속 실리콘 산화물과 같은 전도성 물질이다. 전도성 다결정 실리콘인 전도성 스트랩(46)은 소스 영역(26)의 접촉층(42)에서 깊은 트렌치(16)내의 다결정 실리콘 몸체(22)까지 뻗어 있다. 따라서, 소스 영역(26)은 다결정 실리콘 몸체(22)와 전기적으로 연결된다.
제 2도에서는, 제 1도에 도시된 집적회로(10)를 제조하는 프로세스의 기본 단계에 대한 흐름도를 도시한다. 집적회로(10)를 제조하는 프로세스는 다음 단계를 포함한다 :
(1) 트렌치(16,18)를 에칭시키는 단계 ;
(2) 유전체층(20)을 형성시키도록 깊은 트렌치(16)의 표면을 산화시키는 단계 ;
(3) 다결정 실리콘 몸체(22)로 깊은 트렌치(18)를 채우는 단계 ;
(4) 실리콘 이산화물로 얕은 트렌치(18)를 채우는 단계 ;
(5) 게이트(34)를 형성하는 단계 ;
(6) 소스 및 드레인 영역(26,28)을 이온 주입시키는 단계 ;
(7) 소스 영역(26) 및 다결정 실리콘 몸체(22) 사이에 스트랩(46)을 형성하는 단계.
상기 프로세스의 단계를 수행할 때, 몸체(12)에서 결정 결함의 밀도는 많은 단계로부터 발생될 수 있다. 이는 깊은 트렌치(16)를 다결정 실리콘 몸체(22)로 채우는 것, 여러가지 실리콘 이산화물층 및 영역을 형성시키는 여러가지 산화 단계(100 표면과 110 트렌치 측벽 사이의 실리콘 산화 및 상이한 산화율에 의한 부피 팽창은 기판에 스트레스를 줄 것이다) ; 게이트(34)의 형성 ; 높은 장력에 기인하는 실리콘 질화물 스페이서층(36) 및 규산화물 접촉층(42,44)의 형성 ; 소스 및 드레인 영역(26,28)을 이온 주입시킴으로 인한 손상 ; 에칭하는 동안 금속 오염으로부터의 결정 손상에 의한 스트랩(46)의 형성을 포함한다. 결정 결함의 밀도는 또한 제 3도 내지 제 6도를 참조로 나중에 설명하겠지만 프로세스 단계와 결합된 물리적 레이아웃의 종류에도 영향을 받을 수 있다.
상기 제조 프로세스에서 어느 단계가 실리콘 몸체에서 형성될 바람직하지 않은 결정 결함을 야기시키는지를 결정하기 위하여, 적어도 하나의 반도체 웨이퍼는 웨이퍼 위에 완성된 집적회로를 형성하도록 모든 단계에 적용된다. 다수의 테스트 구조는 완성된 집적회로를 제조하는 일부 단계만을 이용하여 완성된 집적회로의 형성과 동시에 형성된다. 도표 1은 완성 집적회로(시퀀스 1) 및 세개의 상이한 테스트 구조(시퀀스 1, 2 및 3)를 만들기 위하여 이용된 여러가지 단계의 시퀀스를 나타낸다.
완성된 집적회로는 시퀀스 1에 도시된 모든 단계를 이용하여 제조된다. 제 1 테스트 구조(하나의 웨이퍼 또는 추가 웨이퍼 위에 존재할 수 있음)는 절연되도록 채워진 트렌치(18) 게이트(34)의 형성 및 소스 및 드레인 영역(26,28)의 주입에 의해 형성된 시퀀스 2에 도시된 단계에 의해 형성된다. 그러나, 깊은 트렌치(16)는 제 1 테스트 구조에 형성되지 않는다. 형성될 셀의 패턴은 표준(110) 결정 구조방향을 따른다.
제 2 테스트 구조(하나의 웨이퍼 또는 추가 웨이퍼 위에 있음)는 채워진 깊은 트렌치(16), 게이트(34) 및 소스 및 드레인 영역(26,28)의 주입을 형성하는 시퀀스 3의 단계에 의해 형성된다. 그러나, 얕은 트렌치(18)는 형성되지 않는다. 또한, 제 2 테스트 구조 상의 셀은 표준(110) 결정 구조 방향을 따른다. 제 3 테스트 구조는 채워진 깊은 트렌치(16), 채워진 얕은 트렌치(18), 게이트(34)를 형성하고 소스 및 드레인 영역(26,28)을 주입시키는 시퀀스 1의 단계에 의해 형성된다. 그러나, 제 3 테스트 구조에서 갖는 (100) 결정구조 방향을 따른다. 시퀀스 2와 3은 시퀀스 1의 단계들의 집합의 부분 집합으로 생각될 수 있다. 본 발명의 방법에 의하여, 결정구조 방향에 대한 분석은 동일 웨이퍼의 여러 칩 위에서 동시에 이루어질 수 있다. 이는 이러한 형태의 조사에 요구되는 비용 및 시간을 상당히 감소시킨다.
그리고 완전하게 완성된 집적회로는 전기적으로 실험된다. 웨이퍼의 여러 부분, 즉, 웨이퍼 에지 근처 및 웨이퍼 중심 근처에서의 집적회로는 전기적으로 실험된다. 전기적인 실험은 회로동작에 역효과를 야기시킬 만큼 충분한 결함을 어느 단계에서 야기시키는지를 식별할 수 있다. 또한, 웨이퍼 표면 어디에서 문제가 주로 발생하는지도 식별할 수 있다. 테스트 구조는 테스트 구조가 적용되었던 프로세스 단계에 의해 테스트 구조 내에 야기된 결정결함에 대하여 검사된다. 깊은 트렌치(16)의 형성 단계에 적용되지 않은 제 1 테스트 구조가 전위를 가진다면, 얕은 트렌치 충진재(24)로부터의 스트레스가 소스 및 드레인 영역(26,28)의 주입 동안 결함을 야기시키는 것이 된다.
상기 프로세스에 의해 형성된 집적회로 테스트에서, 제 2 테스트 구조, 즉, 얕은 트렌치(18)에 적용되지 않은 테스트 구조에서는 전위가 발견되지 않는다. 따라서, 얕은 트렌치 형성 및 충진(filling)은 결합형성을 야기하는 것을 나타낸다. 또한, 표준 110 결정구조 방향에 따른 제 1 및 2 테스트 구조상의 집적회로와 100 결정구조 평면에 따른 제 3 테스트 구조의 비교는 전위가 110 방향에 민감하다는 것을 나타낸다. 100 방향에서는 전위가 검출되지 않는다. 바람직하지 않은 결함이 얕은 트렌치(18)를 제조하는 프로세스에서 형성되고 얕은 트렌치(18)의 결정방향과 관련이 있다는 것이 발견되면, 이러한 문제를 극복하기 위하여 집적회로 제조 단계에서 수정이 이루어진다.
제 3도에서, 제 1도의 집적회로의 일부분에 대한 패턴의 개략적인 평면도가 도시되어 있다. 제 3도는 깊은 트렌치(16) 및 얕은 트렌치(18)의 패턴을 도시하며, 두 패턴은 표준 110 결정구조 방향을 따라 뻗어있다. 상술한 바와 같이, 웨이퍼 몸체(12)에 형성된 결함은 얕은 트렌치(18), 특히 얕은 트렌치(18)의 방향에 의해 야기된다는 것을 발견할 수 있다.
제 4도에서, 상기 문제를 보정하기 위하여 개조된, 제 3도에 도시된 집적회로와 동일한 부분의 패턴에 대한 개략적인 평면도를 도시한다. 본 발명의 방법에 따르면, 두 패턴은 동시에 근접하게 배열된 테스트 구조에서 실험용 영역에 형성된다. 새로운 패턴(제 4도)에서 깊은 트렌치(16)는 여전히 표준 110 방향을 따라 배열되지만, 얕은 트렌치(118)(제 4도)로 도시된 얕은 트렌치의 설계는 얕은 트렌치(18)(제 3도)로부터 변경되었으며, 따라서 100 방향을 따라 형성된다. 상술한 바와 같이, 100 방향이 이용될 때 결함 문제는 발견되지 않는다. 얕은 트렌치의 방향에서의 변경에 의하여 새로운 집적회로가 제조될 때, 결함 밀도는 상당히 감소됨을 알 수 있다. 따라서, 얕은 트렌치를 형성하기 위하여 이용된 마스크 하나만을 변경시킴으로써, 소자 몸체에 형성된 결함 밀도의 주요 변경(감소)이 이루어진다.
제 5도에서 얕은 트렌치(18) 및 게이트(34)를 포함하는 집적회로(10)의 일부분에 대한 개략적인 평면도를 도시한다. 제 1도에 도시되어 있지는 않았지만, 게이트(34)는 제 5도에 도시된 것처럼 얕은 트렌치(18)의 일부분을 횡단한다. 얕은 트렌치(18) 및 게이트(34)를 형성하기 위하여 사용된 마스크의 오정렬(misalignment)은 얕은 트렌치(18) 및 게이트(34) 사이에서 겹친 만큼의 진동을 야기시킬 수 있다. 이러한 겹침은 얕은 트렌치(18) 자체와 마찬가지로 실리콘질화물층 스페이서(36)로부터의 높은 스트레스에 기인하는 결함을 야기시킬 수 있다. 이를 결정하기 위하여, 다음의 테스트가 본 발명의 방법에 따라 이루어질 수 있다 :
(1) 적어도 하나의 웨이퍼가 완전 프로세스에 적용되어 웨이퍼에 완성된 집적회로를 형성한다.
(2) 제 1 테스트 구조는 깊은 트렌치(16), 얕은 트렌치(18), 게이트(34) 및 소스 및 드레인 영역(26,28)을 형성하는 단계에 적용되며, 소자의 부분은 표준 110 방향을 따라 배열된다.
(3) 제 2 테스트 구조는 깊은 트렌치(16), 얕은 트렌치(18), 게이트(34) 및 소스 및 드레인 영역(26,28)을 형성하는 단계에 적용된다. 소자의 부분은 100 방향을 따라 배열된다.
(4) 제 3 테스트 구조는 깊은 트렌치(16), 얕은 트렌치(18), 게이트(34)를 형성하는 단계에 적용된다. 제 3 테스트 구조는 소스 및 드레인 영역(26,28)을 형성하는 단계에는 적용되지 않는다.
(5) 제 4 테스트 구조는 깊은 트렌치(16), 게이트(34), 소스 및 드레인 영역(26,28)을 형성하는 단계에 적용된다. 제 4 테스트 구조는 얕은 트렌치(18)를 형성하는 단계에 적용된다.
(6) 제 5 테스트 구조는 얕은 트렌치(18), 게이트(34), 소스 및 드레인 영역(26,28)을 형성하는 단계에 적용된다. 제 5 테스트 구조는 깊은 트렌치(16)를 형성하는 단계에는 적용되지 않는다.
완전하게 처리된 집적회로는 전기적으로 실험되며, 상이하고, 불완전한 프로세스 단계에 적용되었기 때문에 전기적으로 기능을 하지 못하는 테스트 구조는 웨이퍼 몸체에서 결정 결함을 위해 분석된다. 이들 실험으로부터 바람직하지 않은 결정 결함이 실리콘 질화물 스페이서층(36)으로부터의 높은 스트레스에 의한 게이트(34) 및 얕은 트렌치(18) 사이의 겹침에 기인하여 형성되는지가 결정된다.
제 6도에서는, 상기 문제를 해결하기 위한 개략적인 평면도가 도시되어 있다. 얕은 트렌치(18)(제 5도)의 형상은 제 6도의 얕은 트렌치(218)의 형상으로 변경되어 게이트(34)가 뻗어있는 오목 에지를 갖는다. 얕은 트렌치의 코너에서만 깊은 트렌치와 겹쳐져서 상기 문제에 대한 겹침 영향을 감소시킨다. 이는 게이트(34) 및 얕은 트렌치(218) 사이의 겹침을 상당히 감소시키며, 따라서 웨이퍼 몸체에서 형성된 결정 결함을 감소시킨다. 이는 얕은 트렌치(218)를 형성하기 위하여 이용되는 단일 마스크만의 설계를 변경시킴으로써 이루어진다. 또한, 두 형태의 레이아웃은 서로 인접한 테스트 영역에 제공되어 결정 결함 형성에 대한 직접 비교가 가능하게 한다.
따라서, 소자의 몸체에서 어떤 프로세스 단계, 셀 구조, 프로세스 시퀀스가 바람직하지 않은 결정결함을 야기시키는지를 결정하도록 집적회로를 제조하는 프로세스를 실험하는 방법이 본 발명에 의해 제공된다. 이는 완전히 완성된 집적회로를 제조하는 전체 프로세스에 적어도 하나의 웨이퍼를 적용시키는 수직 프로세스와, 각각의 테스트 구조가 단계의 그룹의 상이한 하나에 적용되도록 몇 개의 테스트 구조가 단계의 그룹 중 일부에만 적용되도록 하는 수평 프로세스를 결합시킴으로써 이루어진다. 완전하게 완성된 집적회로는 완전 전기 실험이 가능하여 결정 결함의 형성이 집적회로의 동작에 역효과를 충분히 줄 수 있는지를 결정한다. 테스트 구조를 결정 결함에 대하여 분석되며, 그리고 어느 단계가 결함을 야기시키는지를 결정하도록 분석된다. 따라서, 결함을 야기시키는 단계는 결함 형성을 감소시키거나 제거시키도록 변경될 수 있다. 예정된 프로세스의 모든 단계가 본 발명에 따른 방법에 의해 실험되고, 결정 결함의 형성을 제한하도록 변경이 이루어지면, 그 결과로 인한 프로세스는 통상적인 동작으로 집적회로를 제조하기 위하여 이용될 수 있다. 본 발명의 방법은 최소한의 웨이퍼를 이용하여 문제를 발견할 수 있도록 하며, 어떤 단계가 결함을 야기하는지를 정확하게 결정하는 상당히 간단한 방법을 제공한다.
본 발명의 특정 실시예는 단지 본 발명의 일반적인 원리를 설명하고 있다. 여러가지 개선 예가 제시된 원리와 유사하게 이루어질 수 있다. 예를 들어, 제 1도는 집적회로의 한 형태 중 일부만 도시하였다. 본 발명의 방법은 집적회로의 일부 부분의 구조에만 이용되는 것이 아니라 다른 형태의 집적회로의 구조에도 이용될 수 있다. 처리하여야 할 많은 단계를 필요로하는 집적회로가 복잡할수록, 어느 단계가 바람직하지 않은 결정 결함을 야기시키거나 또는 관련이 있는지를 결정하고 그러한 단계를 수정하는 본 발명의 방법이 더욱 유용하다.

Claims (7)

  1. 집적 회로의 상기 결정 결함 밀도를 감소시키도록 집적 회로 제조 프로세스를 수정하기 위해, 집적 회로 제조 프로세스에 의해 생성되는 결정 결함 밀도에 대해 연속적 프로세스 단계들의 집합으로 구성되는 집적 회로 제조 프로세스를 테스트하는 방법에 있어서, 다수의 반도체 바디를 프로세스하는 단계를 포함하는데, 상기 반도체 바디 중 일부는 특정 결정 방향을 가진 반도체 바디에 트렌치를 형성하는 단계를 포함하는, 테스트되는 프로세스의 모든 연속적 프로세스 단계의 집합을 포함하는 프로세스에 의해 프로세스되며, 상기 반도체 바디 중 나머지는 상기 특정 결정 방향과 다른 결정 방향을 가진 반도체 바디에 트렌치를 형성하는 단계를 포함하는, 상기 집합의 서로 다른 부분 집합을 포함하는 프로세스에 의해 프로세스되며; 그리고 생성되는 상기 집적 회로의 상기 결함 밀도를 감소시키기 위해 상기 제조 프로세스를 수행하는데 사용하도록 상기 제조 프로세스의 상기 단계들이 상기 결함 밀도에 미치는 영향을 결정하기 위해, 상기 다수의 프로세스된 반도체 바디에서의 결함 밀도를 포함하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 프로세스 테스트 방법.
  2. 제1항에 있어서, 상기 모든 반도체 바디들은 공통 웨이퍼의 서로 다른 부분으로서 프로세스되는 것을 특징으로 하는 집적 회로 제조 프로세스 테스트 방법.
  3. 제1항에 있어서, 상기 나머지 반도체 바디들은 서로 다른 웨이퍼의 부분으로서 프로세스 되는 것을 특징으로 하는 집적 회로 제조 프로세스 테스트 방법.
  4. 제1항에 있어서, 상기 연속적 프로세스 단계의 부분 집합에서 상대적으로 넓고 상대적으로 얕은 트렌치와 상대적으로 깊고 상대적으로 좁은 트렌치는 서로 다른 결정 방향으로 지향되는 것을 특징으로 하는 집적 회로 제조 프로세스 테스트 방법.
  5. DRAM을 수용하는 반도체 웨이퍼에 형성되는 결정 결함 밀도를 감소시키는 방법에 있어서, 결정 반도체 웨이퍼의 일부에 전기적 테스트를 받을 수 있는 DRAM을 형성하기 위해 사기 결정 반도체 웨이퍼의 일부에 연속적 프로세스 단계의 집합을 인가하는 단계; 상기 DRAM의 형성과 동시에 상기 웨이퍼에 다수의 테스트 구조를 형성하는 단계를 포함하는데, 각각의 상기 테스트 구조는 상기 웨이퍼의 서로 다른 부분에 상기 프로세스 단계의 집합의 서로 다른 부분 집합을 인가함에 의해 형성되며, 상기 부분 집합은 결정 축에 대한 상기 DRAM의 트렌치의 방향과 상기 DRAM의 여러 영역의 오버랩에 변화를 생성하며; 상기 결함 생성에 책임이 있는 프로세스 단계를 식별하기 위해 상기 테스트 구조에서의 상기 결함 밀도를 측정하는 단계; 그리고 상기 DRAM에서의 상기 결함 밀도를 감소시키기 위해 상기 결함 생성에 책임이 있는 상기 프로세스 단계를 수정하는 단계를 포함하는 것을 특징으로 하는 결정 결함 밀도 감소 방법.
  6. 스위치 커패시터 DRAM 제조 방법으로서, 단결정 실리콘 웨이퍼에 제 1 및 제 2 트렌치 집합을 에칭하는 단계를 포함하는데, 상기 제 1 트렌치 집합은 상기 DRAM의 메모리 셀의 스위치 커패시터의 하나의 극판을 수용하기 위해 상대적으로 깊고 상대적으로 좁은 트렌치들을 포함하며, 상기 제 2 트렌치 집합은 상기 메모리 셀의 격리 영역을 수용하기 위해 상대적으로 얕고 상대적으로 넓은 트렌치들을 포함하며; 상기 스위치 커패시터의 유전체를 형성하기 위해 상기 제 1 트렌치 집합의 상기 트렌치의 벽을 산화하는 단계; 상기 각 스위치 커패시터의 하나의 극판을 형성하기 위해 상기 제 1 트렌치 집합의 트렌치를 다결정 실리콘으로 선택적으로 충진하는 단계; 상기 제 2 트렌치 집합의 트렌치를 이산화실리콘으로 충진하는 단계; 상기 실리콘 웨이퍼의 표면 상에 게이트를 형성하는 단계; 상기 메모리 셀의 소스 및 드레인 영역을 형성하기 위해 상기 각 게이트의 반대쪽 상의 선택적 영역에 이온 주입하는 단계; 그리고 상기 실리콘 웨이퍼의 표면 상에 각 소스 영역과 상기 깊은 트렌치의 다결정 충진부를 상호 연결하는 전도체 스트랩을 형성하는 단계를 포함하며, 상기 깊고 좁은 트렌치 집합의 방향은 상기 실리콘 웨이퍼의 110 결정 방향이며, 상기 얕은 넓은 트렌치 집합의 방향은 상기 실리콘 웨이퍼의 100 결정 방향인 것을 특징으로 하는 스위치 커패시터 DRAM 제조 방법.
  7. 제6항에 있어서, 상기 넓고 얕은 트렌치의 형상은 상기 트렌치 상에서의 게이트의 오버랩을 감소시키도록 형성되는 것을 특징으로 하는 스위치 커패시터 DRAM 제조 방법.
KR1019940006495A 1993-03-31 1994-03-30 개선된서브미크론기술을이용하여웨이퍼상의결함을결정하고처리하는방법 KR100294063B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US4069593A 1993-03-31 1993-03-31
US08/040,695 1993-03-31
US8/040,695 1993-03-31

Publications (2)

Publication Number Publication Date
KR940022775A KR940022775A (ko) 1994-10-21
KR100294063B1 true KR100294063B1 (ko) 2001-10-24

Family

ID=21912412

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940006495A KR100294063B1 (ko) 1993-03-31 1994-03-30 개선된서브미크론기술을이용하여웨이퍼상의결함을결정하고처리하는방법

Country Status (5)

Country Link
US (1) US5576223A (ko)
EP (1) EP0618615A1 (ko)
JP (1) JPH06326167A (ko)
KR (1) KR100294063B1 (ko)
TW (1) TW248612B (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10229174A (ja) * 1997-02-18 1998-08-25 Mitsubishi Electric Corp 半導体記憶装置の製造方法
US6297644B1 (en) 1999-03-04 2001-10-02 Advanced Micro Devices, Inc. Multipurpose defect test structure with switchable voltage contrast capability and method of use
US6294397B1 (en) * 1999-03-04 2001-09-25 Advanced Micro Devices, Inc. Drop-in test structure and abbreviated integrated circuit process flow for characterizing production integrated circuit process flow, topography, and equipment
US6452412B1 (en) 1999-03-04 2002-09-17 Advanced Micro Devices, Inc. Drop-in test structure and methodology for characterizing an integrated circuit process flow and topography
US6268717B1 (en) 1999-03-04 2001-07-31 Advanced Micro Devices, Inc. Semiconductor test structure with intentional partial defects and method of use
US6258437B1 (en) 1999-03-31 2001-07-10 Advanced Micro Devices, Inc. Test structure and methodology for characterizing etching in an integrated circuit fabrication process
US6429452B1 (en) 1999-08-17 2002-08-06 Advanced Micro Devices, Inc. Test structure and methodology for characterizing ion implantation in an integrated circuit fabrication process
US6740555B1 (en) 1999-09-29 2004-05-25 Infineon Technologies Ag Semiconductor structures and manufacturing methods
US6434503B1 (en) 1999-12-30 2002-08-13 Infineon Technologies Richmond, Lp Automated creation of specific test programs from complex test programs
DE10010821A1 (de) * 2000-02-29 2001-09-13 Infineon Technologies Ag Verfahren zur Erhöhung der Kapazität in einem Speichergraben und Grabenkondensator mit erhöhter Kapazität
US6617180B1 (en) 2001-04-16 2003-09-09 Taiwan Semiconductor Manufacturing Company Test structure for detecting bridging of DRAM capacitors
JP3875047B2 (ja) * 2001-06-22 2007-01-31 シャープ株式会社 半導体基板の面方位依存性評価方法及びそれを用いた半導体装置
US6576487B1 (en) 2002-04-19 2003-06-10 Advanced Micro Devices, Inc. Method to distinguish an STI outer edge current component with an STI normal current component
TW556303B (en) * 2002-10-25 2003-10-01 Nanya Technology Corp Test key of detecting whether the overlay of active area and memory cell structure of DRAM with vertical transistors is normal and test method of the same
US20060009011A1 (en) * 2004-07-06 2006-01-12 Gary Barrett Method for recycling/reclaiming a monitor wafer
JP2008508716A (ja) * 2004-07-30 2008-03-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 半導体デバイスの技術分野において局所的電気的特徴を評価するための技術
DE102004036971B4 (de) * 2004-07-30 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bewertung lokaler elektrischer Eigenschaften in Halbleiterbauelementen
US8061224B2 (en) * 2008-05-06 2011-11-22 Globalfoundries Singapore Pte. Ltd. Method for performing a shelf lifetime acceleration test
DE102010026351B4 (de) * 2010-07-07 2012-04-26 Siltronic Ag Verfahren und Vorrichtung zur Untersuchung einer Halbleiterscheibe
US8716037B2 (en) 2010-12-14 2014-05-06 International Business Machines Corporation Measurement of CMOS device channel strain by X-ray diffraction
KR102046761B1 (ko) 2013-01-14 2019-12-02 삼성전자 주식회사 비휘발성 메모리 장치
US9799575B2 (en) 2015-12-16 2017-10-24 Pdf Solutions, Inc. Integrated circuit containing DOEs of NCEM-enabled fill cells
US9805994B1 (en) 2015-02-03 2017-10-31 Pdf Solutions, Inc. Mesh-style NCEM pads, and process for making semiconductor dies, chips, and wafers using in-line measurements from such pads
US10199283B1 (en) 2015-02-03 2019-02-05 Pdf Solutions, Inc. Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage
US10978438B1 (en) 2015-12-16 2021-04-13 Pdf Solutions, Inc. IC with test structures and E-beam pads embedded within a contiguous standard cell area
US10593604B1 (en) 2015-12-16 2020-03-17 Pdf Solutions, Inc. Process for making semiconductor dies, chips, and wafers using in-line measurements obtained from DOEs of NCEM-enabled fill cells
US9929063B1 (en) 2016-04-04 2018-03-27 Pdf Solutions, Inc. Process for making an integrated circuit that includes NCEM-Enabled, tip-to-side gap-configured fill cells, with NCEM pads formed from at least three conductive stripes positioned between adjacent gates
US9653446B1 (en) 2016-04-04 2017-05-16 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, TS-short-configured, and AA-short-configured, NCEM-enabled fill cells
US9905553B1 (en) 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells
US9748153B1 (en) 2017-03-29 2017-08-29 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configure
US9773774B1 (en) 2017-03-30 2017-09-26 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells
US9786649B1 (en) 2017-06-27 2017-10-10 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including stitch open configured fill cells
US9768083B1 (en) 2017-06-27 2017-09-19 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells
US10096530B1 (en) 2017-06-28 2018-10-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including stitch open configured fill cells
US9865583B1 (en) 2017-06-28 2018-01-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including stitch open configured fill cells
CN113311309B (zh) * 2021-07-30 2021-10-12 度亘激光技术（苏州）有限公司 半导体结构的覆盖层剥除方法及半导体结构失效分析方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3304594A (en) * 1963-08-15 1967-02-21 Motorola Inc Method of making integrated circuit by controlled process
US3615466A (en) * 1968-11-19 1971-10-26 Ibm Process of producing an array of integrated circuits on semiconductor substrate
US3751647A (en) * 1971-09-22 1973-08-07 Ibm Semiconductor and integrated circuit device yield modeling
US3842491A (en) * 1972-12-08 1974-10-22 Ibm Manufacture of assorted types of lsi devices on same wafer
DE2707612A1 (de) * 1977-02-22 1978-08-24 Siemens Ag Verfahren zum herstellen von halbleitervorrichtungen
JPS54110787A (en) * 1978-02-17 1979-08-30 Nec Corp Method and apparatus for semiconductor element
US4257825A (en) * 1978-08-30 1981-03-24 U.S. Philips Corporation Method of manufacturing semiconductor devices having improvements in device reliability by thermally treating selectively implanted test figures in wafers
JPS55120164A (en) * 1979-03-12 1980-09-16 Fujitsu Ltd Semiconductor device
FR2473789A1 (fr) * 1980-01-09 1981-07-17 Ibm France Procedes et structures de test pour circuits integres a semi-conducteurs permettant la determination electrique de certaines tolerances lors des etapes photolithographiques.
US4386459A (en) * 1980-07-11 1983-06-07 Bell Telephone Laboratories, Incorporated Electrical measurement of level-to-level misalignment in integrated circuits
JPS57121244A (en) * 1981-01-21 1982-07-28 Hitachi Ltd Evaluating method for wafer
US4672314A (en) * 1985-04-12 1987-06-09 Rca Corporation Comprehensive semiconductor test structure
DE3530578A1 (de) * 1985-08-27 1987-03-05 Siemens Ag Struktur zur qualitaetspruefung einer substratscheibe aus halbleitermaterial
US4835466A (en) * 1987-02-06 1989-05-30 Fairchild Semiconductor Corporation Apparatus and method for detecting spot defects in integrated circuits
JPH01161845A (ja) * 1987-12-18 1989-06-26 Hitachi Ltd 半導体ウェハー試験方法
US4855253A (en) * 1988-01-29 1989-08-08 Hewlett-Packard Test method for random defects in electronic microstructures
JPH0444244A (ja) * 1990-06-07 1992-02-14 Mitsubishi Materials Corp ウエーハの結晶欠陥検査装置

Also Published As

Publication number Publication date
JPH06326167A (ja) 1994-11-25
TW248612B (ko) 1995-06-01
EP0618615A1 (en) 1994-10-05
KR940022775A (ko) 1994-10-21
US5576223A (en) 1996-11-19

Similar Documents

Publication Publication Date Title
KR100294063B1 (ko) 개선된서브미크론기술을이용하여웨이퍼상의결함을결정하고처리하는방법
US5736863A (en) Abatement of electron beam charging distortion during dimensional measurements of integrated circuit patterns with scanning electron microscopy by the utilization of specially designed test structures
US6934206B2 (en) Test structure for detecting bridging of DRAM capacitors
US20170154687A1 (en) Sram-like ebi structure design and implementation to capture mosfet source-drain leakage eariler
US6673640B2 (en) Method of manufacturing semiconductor device for evaluation capable of evaluating crystal defect using in-line test by avoiding using preferential etching process
US7329550B2 (en) Method for analyzing the structure of deep trench capacitors and a preparation method thereof
US5403753A (en) Method of forming implant indicators for implant verification
KR100441324B1 (ko) 반도체 기판내의 전자 회로 구조 제조 및 검사 방법
US7495254B2 (en) Test structure and method for detecting and studying crystal lattice dislocation defects in integrated circuit devices
US6313480B1 (en) Structure and method for evaluating an integrated electronic device
US6388334B1 (en) System and method for circuit rebuilding via backside access
US6859748B1 (en) Test structure for measuring effect of trench isolation on oxide in a memory device
CN108172526B (zh) 一种检测多晶硅是否出现短路的检测方法
US6518783B1 (en) Circuit construction in back side of die and over a buried insulator
US20140357070A1 (en) Method of improving the yield of a semiconductor device
US6133055A (en) Method of forming a test key architecture
JP3104265B2 (ja) イオン注入方法
US12033902B2 (en) Mid-manufacturing semiconductor wafer layer testing
US20230402330A1 (en) Mid-manufacturing semiconductor wafer layer testing
Moreau et al. Early detection of crystal defects in the device process flow by electron beam inspection
CN111933545B (zh) 一种光阻层阻挡能力的检测方法及检测系统
Yallup et al. Analog CMOS circuits on thick film SOI
JPS639964A (ja) 半導体記憶素子製造法
CN114649303A (zh) 尺寸测试结构及方法
Soh et al. Relation between etch pit pairs and pipeline defects in CMOS device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070330

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee