JP2008508716A - 半導体デバイスの技術分野において局所的電気的特徴を評価するための技術 - Google Patents

Abstract

複数のテストパッド（１０４）を含むテスト構造（１００）を供給することにより、電子移動度などの、応力および歪みの影響を受けた電気的特徴の異方性高度を非常に実効的な方法で決定することが可能である。さらに、テストパッド（１０４）は、個々の回路素子の大きさのオーダーで、空間分解能で応力および歪みによりもたらされた変更を検出することが可能である。

Description

概して、本発明は、集積回路の形成に関し、より詳細には、電界トランジスタのチャネル領域における異なる電荷キャリア移動度などの異なる特徴からなる半導体領域を単一基板に形成し、その特徴を評価する技術に関する。

集積回路の製造においては、指定された回路レイアウトに従い、与えられたチップ領域に多くの回路素子を形成することが求められる。概して、現在では複数のプロセス技術が実行されており、このような技術においては、動作速度、および／または電力消費、および／または費用効果の点を考慮すると、その優れた特徴から、現在のところ、マイクロプロセッサ、記憶チップおよびこれらに類するものなどの複合回路に対してＭＯＳ技術が最も有望な手法である。ＭＯＳ技術を利用して複合集積回路を製造する間、結晶性半導体層を含む基板上に、何百万ものトランジスタ、つまり、Ｎチャネルトランジスタ、および／または、Ｐチャネルトランジスタが形成される。ＭＯＳトランジスタは、Ｎチャネルトランジスタにおいても、Ｐチャネルトランジスタにおいても、いわゆるＰＮ接合を含む。このＰＮ接合は、高濃度にドープされたドレイン領域およびソース領域のインターフェースによって形成され、ドレイン領域およびソース領域の間には逆ドープされたチャネル領域が配置される。

チャネル領域の導電率、つまり、導電チャネルの駆動電流能力は、チャネル領域の上に形成され、また薄膜絶縁層によってチャネル領域から離間されているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加に起因して、導電チャネル形成後のチャネル領域の導電率は、ドーパント濃度、電荷キャリア移動度、および、トランジスタの幅方向におけるチャネル領域の延長部が与えられた長さとなっているとしてチャネル長とも呼ばれるソース領域とドレイン領域との間の距離に応じて、距離の与えられたチャネル領域の拡張に応じて決まる。従って、チャネル領域の導電率は、制御電圧をゲート電極へ印加後に、絶縁層の下に導電チャネルを高速に生成する能力とともに、ＭＯＳトランジスタの性能を実質的に決定する。 これにより、集積回路の動作速度の増加を実現するために、チャネル長の縮小及びそれに関連するチャネル抵抗率の低減によってチャネル長が設計において大きな基準を占めることになる。

しかし、トランジスタの寸法が縮小し続けることで、これに関連して取り組むべき複数の課題が生じる。これらの課題は、ＭＯＳトランジスタのチャネル長が着実に縮小することによって得られる利点が不当に相殺されることがないように解決すべきものである。これに関する１つの大きな課題としては、新たなデバイス世代に対して、トランジスタのゲート電極などのクリティカルディメンション（極限寸法）の回路素子を確実に再現可能に生成するための高度なフォトリソグラフィおよびエッチング法を構築することが挙げられる。さらに、ドレイン領域およびソース領域には、垂直方向に加えて横方向に高度なドーパントプロファイルが要求され、所望のチャネル制御性とともに低シートおよび接触低効率が与えられる。加えて、リーク電流制御の点から、ゲート絶縁層に対して垂直に設けられたＰＮ接合もまたクリティカルな設計基準を表す。従って、チャネル長を縮小することで、ゲート絶縁層およびチャネル領域によって形成されたインターフェースに対して、ドレイン領域とソース領域の深度もまた低減する必要があり、そのために、高度な注入技術が求められる。その他の手法によれば、ゲート電極に対して特定のオフセットを有する、隆起したドレインおよびソース領域とも呼ばれる、エピタキシャル成長された領域が形成され、この隆起したドレインおよびソース領域の導電率を増加し、その一方で、ゲート絶縁層に対して、浅いＰＮ接合を維持する。

クリティカルディメンション、つまり、トランジスタのゲート長の連続的な寸法縮小により、上述のプロセスステップに関連した非常に複雑なプロセス技術の調整が必要となり、また、場合によっては、上述のプロセス技術を新たに構築することが必要となる。従って、与えられたチャネル長に対するチャネル領域の電荷キャリア移動度を増加することによって、デバイスのスケーリングに関連づけられた上述の多くのプロセスの調整を回避しながら、更なるスケール技術ノードに比較し得るパフォーマンスの向上を実現するポテンシャルを提供し、トランジスタ素子のデバイス性能をも高めることが提案されている。

原則として、チャネル領域の電荷キャリアの移動度を増加するために、少なくとも二つのメカニズムが組み合わされて、あるいは別々に利用することができる。第１に、チャネル領域内のドーパント濃度を低減し、その結果、電荷キャリアの散乱現象が減り、導電率を増加することができる。しかし、チャネル領域のドーパント濃度を減らすと、トランジスタデバイスのしきい電圧に実質的に影響が及び、その結果、現在のところ、所望のしきい電圧に調整するためにその他のメカニズムが構築されない限りは、ドーパント濃度を減らすことは、魅力的ではないアプローチとなっている。第２に、引っ張り応力あるいは圧縮応力を生成することなどによって、チャネル領域において、通常は（１００）表面方向の格子構造を変更することができ、対応する歪みがチャネル領域に生成される。その結果、それぞれ電子および正孔に対する移動度が変更される。 例えば、チャネル領域に引っ張り歪みを生成することで、電子の移動度が増加し、引っ張り応力の大きさおよび方向に応じて、１２０％以上の移動度が増加し得、その結果、これに対応して導電率の増加が直接引き起こされ得る。他方では、チャネル領域における圧縮歪みは正孔の移動度を増加し得、その結果、Ｐ型トランジスタの性能を高めることができる。

応力あるいは歪み技術を集積回路の製造に導入することは、将来のデバイス世代にとって非常に有望な手法である。その理由は、例えば、歪みシリコンは”新しい”タイプの半導体材料であると考えられ得、これにより、高額な半導体材料と製造技術とを必要とせずに、高速でパワフルな半導体デバイス製造を可能にし得るからである。その結果、例えば、チャネル領域に所望の歪みをもたらすために、シリコン基板に形成されたシリコン／ゲルマニウム層あるいはシリコン／炭素層によって広範囲の歪みを導入することが提案されている。

その他の手法では、チャネル領域内に所望の歪みを生成するために、例えば、オーバーレイ層、スペーサ素子、トレンチアイソレーション構造およびこれらに類するものによって生成された、局所的に生成された応力が変更される。しかし、特定の外部応力を印加することでチャネル領域に歪みを生成するプロセスは、デバイス構造、プロセス技術、使用する材料およびこれらに類するものに非常に依存する。その理由は、チャネル領域の歪みに局所的に生成された応力を移すことは、例えば、チャネル領域がＳＯＩ（シリコン−オン−インシュレータ）デバイスの埋め込み絶縁層あるいはバルクデバイスの残りのバルクシリコンにどれくらい強く接合されているか、指定された領域にどれくらいの応力がどの方向に生成され得るか、によって影響を受けるからである。

最近では、二つの異なる方位、つまり、（１００）表面方位と（１１０）表面方位のシリコン領域を含む、いわゆるハイブリッド基板が提案されている。その理由は、（１１０）シリコンの正孔移動度が（１００）シリコンの移動度の約２．５倍であるという周知の事実によるためである。従って、ＣＭＯＳ回路のＰチャネルトランジスタに（１１０）チャネル領域を与え、その一方で、Ｎチャネルトランジスタのチャネル領域に優れた電子移動度を供給する（１００）方位を維持しながら、両方のタイプのトランジスタを含む回路の性能をいずれの所与のトランジスタアーキテクチャに対して非常に高めることができる。単一基板に二つの種類の結晶方向を導入することは、更なる複雑なプロセスステップを必要とし得る。

その結果、上述した技術の１つ以上によって製造された最新の集積回路では、電気的特徴は最終的に得られるチャネル導電率に大いに依存するので、導電率を決定する１つ以上の要因を監視する必要がある。特に、歪み技術が将来のデバイス世代のための有望な技術と考えられる。この状況を考慮して、異なる基板領域において、局所的デバイス特徴、特には、応力および歪み条件および／または電荷キャリア移動度に影響を及ぼすその他のパラメータを実効的に評価することが可能な技術が求められている。

以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。

概して、本発明は、導電率、電子移動度およびこれらに類するものなどの電気的特徴を非常に局所化した方法で評価し、また、必要に応じて、方向に依存した方法で評価し、それにより、特に、トランジスタ構造の性能に対する、応力および歪みによってもたらされる効果を予測するポテンシャルを与えることを目的としている。

本発明の１つの実施形態によれば、半導体デバイスは基板上に設けられたデバイス層に形成された半導体領域を含む。半導体領域の少なくとも１つの方向特徴を測定するために複数のテストパッドが準備されて、半導体領域に電気的に結合される。テストパッドのうち、第１の二つが第１方向に沿って配置され、テストパッドのうち、第２の二つが第１方向とは異なる第２方向に沿って配置される。

本発明の更なる実施形態によれば、半導体デバイスは、基板上に形成された半導体領域と半導体領域に形成されたテスト構造とを含む。このテスト基板は、少なくとも二つの異なる方向において、半導体領域の導電率を決定するように構成されている。

本発明のさらに別の実施形態によれば、方法は、半導体デバイスのデバイス層に設けられた半導体領域の電気特性を少なくとも二つの線形独立方向に対して決定するステップを含む。この方法はさらに、決定された電気特性に基づき、半導体領域の電荷キャリア移動度に影響を及ぼす少なくとも１つの特定の特徴を評価するステップを含む。

本発明の実施形態を以下に記載する。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例として示さたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
本発明は、添付の図面と併せて、以下の説明を参照することで理解され得る。図面において、同一の参照符号は同様の要素を特定する。簡素化のために、現実の実装品における全ての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施形態の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実装品の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。

以下に、本発明を添付の図面を参照しながら説明する。図面において、説明だけを目的として、また、当業者にとっては周知の詳細を伴う本発明を曖昧にしないよう、様々な構造、システムおよび装置が概略的に示されている。しかし、本発明の実施例を記載・説明するために、添付の図面が含まれる。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。

本発明は、適切なテスト構造を供給することで、局所的方法で電気的特徴を定義するというコンセプトに基づく。このテスト構造は、半導体基板上の領域、つまりスペースを過度に消費せずに、現在確立されているプロセスフローに簡単に実装することが可能である。将来のデバイス世代では、応力および歪み技術は重要な設計基準になり得る。また、この設計基準が、場合によってはチャネル領域にヘテロ構造を導入すること、および、同一基板内に異なる結晶方向を導入することと併せて、デバイスの全体のパフォーマンスに実質的に影響を及ぼし得る。これらの態様の多くを製造シーケンスの間に導入してもよく、また、単一基板内であっても適用および変更してもよい。よって、様々なプロセスの特定の変更、特に、応力および歪み誘発プロセスの効果を監視し制御するために非常に実効的な手段が必要とされる。応力および歪み技術に加えて、異なる結晶方位を非常に局所化した方法で与えることも可能である。その理由は、相補型トランジスタペアにおける型の異なるトランジスタであっても別の処理を受けることが可能であるからである。従って、このテスト構造は、あるスケールで電気的特徴を予測することが可能な”空間分解能”有する所望の情報を提供するように設計されている点で有利である。これは、少なくともトランジスタ素子あるいはその他の回路素子の寸法に従うものであって、その性能は局所的電気的特徴に大いに依存する。

通常、半導体デバイスは、半導体材料に基づいて形成された複数の回路素子を含み、これらの回路素子は通常、実質的に平面のコンフィグレーションで指定されたレベルに形成される。本出願において、トランジスタ、コンデンサおよびこれらに類するものなどの回路素子を含む対応のレベルは、デバイス層と称される。他方では、半導体デバイスのデバイス層に形成された個々の回路素子は、デバイス層に１つ以上の個々の回路素子を含み得る特定の機能ブロックを構築するよう、特定の回路レイアウトに従い電気的に接続される必要がある。複合集積回路では、個々の回路素子間の電気接続はデバイス層内には確立され得ず、また通常は、非常に導電性の配線およびビアを含む、１つ以上の更なる”配線”層を必要とし得る。この配線は層間接続を与え、一方で、ビアは導電配線を含む近隣の層間に電気的接触を与える。金属配線およびビアを含む対応の配線層は、金属層と呼ばれてもよい。半導体デバイスの全体の性能も金属層の特徴によってかなりの影響を受けるが、、例えば、機械的応力を導入することで金属配線および金属ビアの導電率と信頼性とに影響を与え得るので、本発明は、局所的に加えられた応力を導入するなどの、デバイス層内において、電気的特徴に影響を与えるパラメータの制御および監視を行う技術に関する。

添付の図面を参照して、以下に、本発明の更なる実施形態をより詳細に記載する。図１ａは、基板１０１を含む半導体デバイス１００の平面図を概略的に示す。基板１０１は、バルク半導体基板、結晶性半導体層が上に形成された絶縁基板などのいずれの適切な基板を表してもよく、半導体層は１つ以上の半導体材料を含んでもよい。特定の実施形態では、基板１０１はバルクシリコン基板あるいはＳＯＩ（シリコン−オン−インシュレータ）基板を表し得る。その理由は、マイクロプロセッサ、記憶装置、エーシック（ＡＳＩＣ）およびこれらに類するもの、などの複合集積回路の大部分は、シリコンをベースにして製造されるからである。しかし、本文に示し、記載した実施形態は、ガリウム砒素、シリコン／ゲルマニウム基板、１つ以上の歪み半導体層が上に形成された絶縁基板、およびこれらに類するものなどのいずれの適切な基板とともに簡単に利用されることを強調する必要がある。

基板１０１上には半導体領域１０２が形成される。この領域１０２は、ある実施形態ではアイソレーション構造１０３に囲まれてもよい。一方で別の実施形態では、半導体領域１０２の境界部分は正確には定義され得ないが、回路素子あるいはその他のテスト構造およびこれらに類するものを含み得る近隣領域によって決定され得る。アイソレーション構造１０３が与えられる場合は、最新の半導体デバイスに利用されることの多いシャロートレンチアイソレーション（ＳＴＩ）などのいずれのタイプのアイソレーション構造を表してもよい。

半導体デバイス１００はさらに、半導体領域１０２と接している複数のテストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを含む。テストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、半導体領域１０２のさらされた表面部分を表し得る。この領域は、外部の電気プローブによって接触されてもよい。あるいは、テストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、半導体領域１０２の表面部分および導電材料（例えば、半導体領域１０２上に形成された誘電層内に形成されたプラグの形態で与えられる）間のインターフェースを表し得る。例えば、テストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、半導体領域１０２と、タングステンあるいはケイ化タングステンシリサイドから構成される金属プラグとの間のインターフェースを表してもよく、テストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの下の半導体領域１０２の表面部分はある濃度でドープされ得、テストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの実質的なオーム動作を確立する。

複数のテストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、少なくとも二つのテストパッド、例えば、パッド１０４ａおよび１０４ｃが、対象となる第１方向１０５ａを定義し、一方で、二つのテストパッド、例えば、パッド１０４ｂおよび１０４ｄが、対象となる第２方向１０５ｂを定義するように配置される。さらに、テストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、第１方向１０５ａに沿った所望の第１距離１０６ａおよび第２方向１０５ｂに沿った第２距離１０６ｂを取得するように配置される。

すでに説明したように、第１距離１０６ａおよび第２距離１０６ｂは設計ルールに従って選択されてもよい。また、ある実施形態では、これらの距離は、検討中の技術ノードのトランジスタなどの回路素子の大きさのオーダ内で選択されてもよい。例えば、第１距離１０６ａおよび第２距離１０６ｂは、最新のデバイスに対して、数十分の１ナノメータから数百ナノメータの範囲であってよい。その他の実施形態では、より大きなスケールで電気的パラメータを評価する必要がある場合、第１および第２距離は、数百ナノメータから数ミクロメータの範囲であってよい。特定の実施形態では、第１方向１０５ａおよび第２方向１０５ｂは実質的に互いに垂直である。少なくとも４つの個々のパッドを含むテストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの配置は、対象となるその他の距離および方向を表すものと考えられ得、特定の距離および方向は、テストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄが動作される動作モードによって選択されてもよい。例えば、パッド１０４ａおよび１０４ｂはその間の距離を定義し得、また、第１距離１０６ａおよび第２距離１０６ｂが実質的に同じである場合には、第１方向１０５ａおよび第２方向１０５ｂとともに約４５度の角度を実質的に形成する、対象となる第３方向も定義する。本発明の基本的概念を過度に曖昧にしないよう、便宜上、図１ａには更なる距離および方向を示しておらず、それらについては後述している。

半導体デバイス１００は、複数の導体パッド１０７ａ、１０７ｂ、１０７ｃ、１０７ｄを含み、これらの導体パッドの各々は、少なくとも１つのテストパッド１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄに電気的に接続されている。図１ａに示す実施形態では、各導体パッド１０７ａ、１０７ｂ、１０７ｃ、１０７ｄはテストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの１つに電気的に接続されている。導体パッド１０７ａ、１０７ｂ、１０７ｃ、１０７ｄは、測定デバイスの電極などの外部電気プローブへの接触を可能にするように構成されている。従って、ある実施形態では、導体パッド１０７ａ、１０７ｂ、１０７ｃ、１０７は、パッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ上に形成された導電性の材料層を表し得る。一方で、その他の実施形態では、導体パッド１０７ａ、１０７ｂ、１０７ｃ、１０７ｄは、例えば１つ以上の金属層上に形成された導電材料からなる特別に設計された領域であり、電気的接続は１つ以上の金属層の金属配線およびビアによって確立される。

特定の実施形態では、半導体領域１０２は、歪み半導体領域あるいは内部歪みを有する領域を表し得る。この領域において、歪みあるいは応力は、応力層、イオン注入、格子スペースが一致しない異なる半導体材料層を周囲の半導体材料に供給することなどの指定された手段によって生成されてもよく、これらの方法のいくつかは、本出願の背景技術部分ですでに議論されている。

図１ｂは図１ａのＩｂによって示された線に沿った半導体デバイス１００の断面図を概略的に示す。二酸化シリコンおよび／あるいは窒化物シリコンなどから構成される誘電層１１０は、半導体領域１０２上に形成される。例えば、特定の内部応力を有する窒化物シリコンから構成される応力誘発層１０９は半導体領域１０２上に設けられる。この応力誘発層１０９は例示にすぎず、半導体領域１０２に応力あるいは歪みを生成するためのどのような手段も表すものであって、領域１０２の電気的特徴への応力あるいは歪みの影響が予測される、あるいは決定されることを理解されたい。歪み誘発ソースのその他の例として、特定のプロセス条件でアイソレーション構造１０３を形成し、半導体領域１０２に特定の応力を加えるようにしてもよい。そのために、アイソレーション構造１０３は、領域１０２の電気的特徴に影響を与えるソースとして考えられてもよい。その他の実施形態では、半導体領域１０２にある一定量の歪みが生成されるように、半導体領域１０２を応力誘発領域(図示せず）に近接して設けてもよい。その他の実施形態では、付加的に、あるいは代替的に、半導体領域１０２は、特定の第１結晶方向からなる領域を表してもよく、これは、第２の異なる結晶方向を有する基板上にすでに形成されている。例えば、（１１０）表面方向を有する複数のシリコン領域は（１００）基板上に形成されてもよく、また、特定の製造プロセスに対する電気的特徴への影響は、結晶方向の違いに対して評価される。

図１ｂに例示した実施形態において、テストパッド１０４ｄおよび１０４ｂは、誘電層１１０および応力誘発層１０９に形成されたそれぞれの金属プラグ１０８ｄおよび１０８ｂによって形成される。プラグ１０８ｄおよび１０８ｂに使用される材料の種類に応じて、このプラグの下に設けられたそれぞれの領域１１１ｄおよび１１１ｂがドープされて、テストパッド１０４ｄおよび１０４ｂを有する実質的なオーム接触を形成してもよい。ある実施形態では、プラグ１０８ｄおよび１０８ｄが実質的にアルミニウムから構成される場合、半導体領域１０２内に広がるドーパント濃度は通常、ショットキーコンタクトではなくオーム接触を供給するために十分な濃度であってよい。さらに、先述したように、テストパッド１０４ｄおよび１０４ｂは、半導体デバイス１００の寸法およびコンフィグレーションに応じて、外部プローブが直接接触してもよい。この場合、材料組成物などの電気プローブの特徴に応じて、高濃度にドープされた領域１１１ｄおよび１１１ｂが与えられても与えられなくてもよい。さらに、そのような場合、テストパッド１０４ｄおよび１０４ｂは、導体パッド１０７ｄおよび１０７ｂも表し得る。更なる説明のために、テストパッド１０４ｄ、１０４ｂへの電気接触がプラグ１０８ｄ、１０８ｄ、および導体パッド１０７ｄおよび１０７ｂによって確立され、その後、これは、プラグ１０８ｄ、１０８ｂの表面部分によって、あるいは電気プローブによるアクセスを可能にするように構成された、いずれのその他の適切な導電面によって表され得ると推測する。例えば、特別に設計されたパッド領域は、金属層、あるいは、Ｉ／Ｏリード(lead)に沿って、最終的なパッシべーション層上の１つに供給されてもよい。

図１ａ〜１ｂに示す半導体デバイス１００は、十分に確立されたプロセスによって形成されてもよい。そのようなプロセスとしては、基板１０１内にアイソレーショントレンチを形成する蒸着法、最新のフォトリソグラフィおよび異方性エッチング技術が挙げられる。このようなプロセスにおいて、アイソレーション構造１０３の形成前あるいは形成後に、対応の注入シーケンスが実施されて、半導体領域１０２内に必要とされるドーパントプロファイルが確立されてもよい。特定の実施形態では、領域１０２に近接した半導体領域に回路素子を形成するうえで通常使用されうるどのようなプロセスシーケンスが続いてもよく、あるプロセスでは、領域１０２をマスキングし、半導体デバイス１００の領域１０２に、および／または上にテストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの所要のコンフィグレーションを得るようにしてもよい。例えば、必要に応じて、領域１０２上にゲート電極構造を形成しないようにしてもよく、一方、Ｐ型領域とＮ型領域を選択的にドーピングするために利用される注入マスクを変更し、領域１１１ｄおよび１１１ｂを必要に応じて形成できるようにしてもよい。デバイス要件に従って更なるプロセスシーケンスを継続し、それにより、応力誘発層１０９、誘電層１１０、プラグ１０８ｄ、１０８ｂ、および、導体パッド１０７ｄおよび１０７ｂを形成してもよい。

図１ａ〜１ｂは、半導体領域１０２の電気的特徴を予測するために動作している場合の半導体デバイス１００を示す。周知のように、領域１０２などの半導体領域の導電率は、特に、電荷キャリア移動度に正比例しており、この導電率は、半導体領域内の歪みの大きさ、タイプ、および方向による影響を実質的に受けており、また、この導電率は半導体領域１０２の結晶方向に強く依存する。例えば、（１００）結晶表面方向に関して、正孔移動度は電流の方向に沿って作用する圧縮応力に対して大いに増加してもよく、一方で、電流に対して垂直方向に沿いの圧縮応力は、移動度の向上による効果が低減するにすぎない。同様に、電子移動度は、電流方向に対して平行および垂直方向において、圧縮あるいは引張応力に対して異なる方法で影響を受けることもある。

方向に依存した方法で領域１０２の電気的特徴を評価するために、導体パッド１０７ａおよび１０７ｃは測定装置に接続された電気プローブによって接続されてもよい。この測定装置は、例えば、導体パッド１０７ａおよび１０７ｃの間の電気的抵抗を判断し、その結果、テストパッド１０４ａおよび１０４ｃ間の領域１０２の抵抗率を決定する。パッド１０４ａ、１０４ｃにより半導体領域１０２の抵抗率を決定するために、特定の電流が領域に流されてもよく、そのために必要な電圧が記録されて抵抗率が評価される。その他の例では、パッド１０７ａ、１０７ｃに特定の電圧が供給されて、その結果生じる電流が決定されてもよい。パッド１０４ａおよび１０４ｃ間で電圧をどのような速度で生成してもよく、従って、電圧降下と電界とが半導体領域内で発生する。電界は実質的に第１方向１０５ａ沿いに向けられており、その結果、対応の電流もまた、実質的に第１方向１０５ａに沿って方向付けられる。従って、パッド１０４ａおよび１０４ｃの間の電流に基づいて、導電率や電荷キャリア移動度などの、検討中の電気的特徴を方向に依存して予測することができる。同様に、導体パッド１０７ｂおよび１０７ｄは、外部測定装置に接続されてもよく、また、対応の電気的特徴は第２方向１０５ｂに対して予測され得る。

第１距離１０６ａおよび第２距離１０６ｂが実質的に同じである実施形態では、対応の各測定値を直接的に比較し、検討中の電気的特徴のいずれの異方性すなわち方向動作を検出してもよい。他の形態では、各測定値はそれぞれの距離に対して標準化され得る。

すでに説明したように、応力誘発層の供給、ヘテロ構造の供給などの、どのような歪みをもたらす手段も、電子移動度などの電子パラメータに対する方向依存効果の点から検査され監視され、格子スペースの変動などの微視的効果は、電流および電圧などの微視的パラメータにより検出され得るよう、第１距離１０６ａおよび第２距離１０６ｂは、標準のデバイス寸法に従って選択することが利点であり得る。その測定結果は、最終的に得られる特定の回路素子、例えば、トランジスタ素子などの電気パフォーマンスと、デバイス１００のテスト構造から得られる電気測定データとの間に相互関係が確立され、それによって、プロセスフローの特定のパラメータ、例えば、使用された材料の種類、いずれの歪み技術の特徴などへの相互関係もまた確立され得るということを考慮して、半導体デバイスを形成する特定のプロセスフローの制御において容易に利用することが可能である。対応の相互関係は、図１ａ〜１ｂに示しているような、様々な条件の下で処理された半導体デバイス１００を含む複数のテスト基板に基づいて容易に得ることができる。

その他の実施形態では、半導体領域における応力および歪みに依存した特徴に対する、その領域内の電界あるいは電流の影響を検出することが可能である。例えば、パッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄのうち二つのパッド間で特定の電流が確立されてもよく、残りの二つのパッドを測定パッドとして利用してもよい。例えば、パッド１０４ａと１０４ｃとの間の特定の電流あるいは電圧に対して、パッド１０４ｂおよび１０４ｄ間の導電率を既に説明した方法で決定してもよい。その他の場合では、パッド１０４ｂと１０４ｄとの間に電圧降下を決定し、１つ以上の電気的特徴の方向に対する依存度を予測するためにその電圧降下を使用してもよい。その後、領域１０２に電流を駆動するために、あるいは電圧を印加するためにパッド１０４ｄと１０４ｂを利用してもよく、その一方で、パッド１０４ａおよび１０４ｃを監視パッドとして利用してもよい。その他の実施形態では、特定の電圧をそれぞれの導体パッドに印加することにより、外部電流を導入せずに所望の大きさの電界を確立することができるよう、少なくとも１つのパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄが、その上に絶縁層を備えて供給されてもよい。例えば、パッド１０４ｄおよび１０４ｂ上には薄膜絶縁層が形成され、パッド１０７ｄおよび１０７ｂには特定の電圧が印加されて第２方向１０５ｂに沿って特定の電界が確立され、その大きさは距離１０６ｂと印加電圧の大きさによって定められると推測する。同様に、上述しているように、パッド１０７ａおよび１０７ｃを測定パッドとして利用してもよく、導電率などの電気的特徴を第１方向１０５ａに沿って測定してもよい。検討中の特徴を方向１０５ｂに沿って決定するために、図１ａに示したデバイスに近接して第２デバイス１００が与えられてもよく、方向１０５ａに沿って形成された対応のパッドは薄膜絶縁層を備えて供給されてもよい。一方で、方向１０５ｂに沿って方向づけられたパッドを測定サイトとして利用してもよい。

上記技術の１つから得た測定結果を１つ以上の電気的特徴の標準値あるいは目標値として定義するために使用してもよい。また、そのような測定結果は、対応のテスト領域に形成されたトランジスタ素子、あるいは現実の回路位置に形成されたトランジスタ素子などの、現実の回路素子の電気的パフォーマンスに相関する点で有利であり得る。例えば、意図的に歪みを生成する間の特定のシーケンスに対して、半導体デバイス１００によって表された構造を利用してプロセスフローを制御し、製品デバイスの所望の最終的電気的パフォーマンスを実現する。例えば、広範囲に、あるいは局所的に歪みを生成することに関連するプロセスステップは、１つ以上の基板の異なる位置において、半導体デバイス１００などのテスト構造によって評価され、これらのプロセスステップの１つ以上のプロセスパラメータに対する目標値を定める。次に、対応のプロセスステップは、続いて処理される１つ以上の基板に対して定められた目標値に基づいて制御され得る。

ある実施形態では、半導体デバイス１００は、例えば テストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄが対応の電気プローブによって直接的に接触され得る導体パッドとしての役割りをする場合に、適度に早い製造段階において完成されてもよい。この場合、トランジスタなどの回路素子が完成する前に、歪みに関係する電気的特徴あるいはその他の電気的特徴を評価してもよく、測定結果に基づいて更なる製造プロセスを制御するポテンシャルが与えられる。

図１ｃは、少なくとも３つのテストパッド１０４ａ、１０４ｂ、１０４ｃを含むテスト構造を表す半導体デバイス１００を概略的に示す。これらのテストパッドは対応の導電パッド１０７ａ、１０７ｂ、１０７ｃに電気的に接続されている。テストパッド１０４ａ、１０４ｂ、１０４ｃは、図１ａに示した方法と同じ方法で第１方向１０５ａおよび第２方向１０５ｂを定めるように配置される。それぞれの距離１０６ａ、１０６ｂに対しても、すでに説明した基準と同じ基準が適用される。さらに、図１ａに関して既に議論したように、パッド１０４ｂおよび１０４ｃによって、対応の第３距離１０６ｃ沿いに対象となる更なる方向１０５ｃが定められてもよい。図１ｃの構造１００を製造するステップのいずれの詳細に加えて、距離１０６ａ、１０６ｂ、および１０６ｃなどについての設計の詳細に関しては、図１ａおよび１ｂに関してすでに説明した基準と同じ基準を適用する。図１ｃに示した実施形態は、テストパッド数を減らし、それにより、導電パッドに必要とされるスペースを減らし、それにより、現在のところ製品デバイスあるいはその他のテスト基板に利用され得るチップ領域の消費を減らして、方向に依存した電気的特徴を測定する可能性を提供している。

図１ｄは、対象となる４つの異なる方向を確立し、そのうちのそれぞれ二つが互いに垂直に方向付けられた特定の半導体領域１０２内に配置された４つのテストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを含む更なる実施形態を概略的に示す。さらに、それぞれの距離１０６ｃ、１０６ｄに加えて、距離１０６ａおよび１０６ｂは実質的に同一であるので、対応する測定結果が互いに直接的に比較されてもよい。

上述した実施形態は例であり、位置決め、寸法、相対距離、コンフィグレーション、形状、およびテストパッド１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの数については多くの変更を行ってもよいことを理解されたい。

図１ｅは、デバイス１００の更なる実施形態の断面図を概略的に示しており、該図においては、便宜上、二つのテストパッドだけを断面で示す。従って、半導体デバイス１００は、テストパッド１０４ａおよび１０４ｂと、対応の金属プラグ１０８ａおよび１０８ｂを含み、対応の導電パッド（図示せず）に電気的接触を与える。さらに、図１ｅのデバイス１００は、回路素子１２０をさらに含んでもよく、これは、ポリシリコン配線およびこれに類するもののなどの配線のような素子として表されてもよく、その上には応力誘発層１０９が形成されている。回路素子１２０は、現実の回路素子にそって形成されてもよく、従って、半導体デバイス１００は、現実の回路素子に対する状況に全く似た条件の下で、方向に依存した方法で、電気的特徴への歪みがもたらす効果を測定することができる。対応の測定結果を確立する技術に関しては、既に説明した基準と同一の基準を適用する。

図２は、本発明の更なる実施形態の平面図を概略的に示す。テスト基板２００は、二つの異なる方向に向けられたトランジスタ素子２２０および２３０が形成された特定の半導体領域２０２を含む。該領域において、トランジスタ２３０は対象となる第１方向２０５ａを定め、トランジスタ２２０は対象となる第２方向２０５ｂを定める。さらに、対応の第１距離２０６ａと第２距離２０６ｂとは、トランジスタ２３０および２２０のそれぞれのチャネル長によって定められてもよい。またさらに、トランジスタ２２０のドレインおよびソース領域２２１は、対応の導電パッド２０７ａおよび２０７ｂに接続されてもよく、一方では、ゲート電極２２２は導電パッド（図示せず）に接続されてもよく、あるいは、ソースおよびドレイン領域２２１の一方に内部接続されてもよい。同様に、トランジスタ２３０のドレインおよびソース領域２３１は、それぞれの導電パッド２０７ｃおよび２０７ｄに接続されてもよく、一方で、ゲート電極２３２は、別の導電パッド（図示せず）に接続されてもよく、あるいは、ドレインおよびソース領域２３１の１つに内部接続されてもよい。

テスト構造２００は、テスト構造を形成するために十分に確立されたプロセス技術が利用されるよう、特定の技術ノードに対応して現実の回路素子に沿って形成されてもよい。トランジスタ素子２２０および２３０は、個々のトレンチアイソレーションを備えて供給されてもよく、あるいは、どのような特定の絶縁構造もなく同じ半導体領域内に形成され素子２２０および２３０を絶縁することが利点であることを理解されたい。さらに、トランジスタ素子２２０および２３０は、設計ルールに従うように、互いに近接して供給されてもよく、この場合でも、少なくともトランジスタ２２０および２３０が使用している半導体領域２０２部分にわたって、実質的に均一条件が広がり得るので、両方の方向２０５ａおよび２０５ｂにおいて半導体領域２０２を評価することができる。

例えば、テスト動作中、適切な電圧は、電荷キャリア移動度に対する歪みがもたらす効果などの電気的特徴の電荷を予測するために必要とされるので、適切な電圧が導電パッド２０７ａ、２０７ｂ、２０７ｃ、２０７ｄに印加されて、特定の電流、電界などが確立される。従って、現実のトランジスタ素子に対する製造技術のどのような効果も、測定結果に直接的に相関し、そのために、応力および歪みに関連した制御ストラテジーの効率を高められ得る。

図３は、特定の半導体領域３０２と接触するようにアレイの形状で配置された複数のテストパッド３０４ａ、３０４ｂ、３０４ｃ、３０４ｄを含むテスト構造３００の更なる実施形態を概略的に示す。テストパッド３０４ａ、３０４ｂ、３０４ｃ、３０４ｄは、それぞれの導電パッド３０７ａ、３０７ｂ、３０７ｃ、３０７ｄに電気的に接続される。形状、寸法、構造、相関位置、およびこれらに類するものに関して、図１ａ〜１ｅおよび図２に関してすでに説明した基準と同じ基準を適用する。さらに、テスト構造３００は複数の内部接続３３０ａ、３３０ｂ、３３０ｃ、３３０ｄを含み、これらはそれぞれのテストパッドを互いに内部接続する。図示している配置では、テストパッド３０４ａは、例えば、局所的内部接続、金属配線およびこれらに類するものの形態で与えられた接続３３０ａによって接続される。さらに、テストパッド３０４ｂは接続３３０ｂによって接続され、パッド３０４ｃは接続３３０ｃによって接続され、パッド３０４ｄは接続３３０ｄによって接続される。その他の配置は、接続３３０ａ、３３０ｂ、３３０ｃ、３３０ｄをそれに対応させて設計することで簡単に確立され得ることを理解されたい。

本実施例では、それぞれのテストパッドを用いることで、対象となる特定の方向に対して、領域３０２の複数の部分の測定結果を組み合わせることができる。例えば、パッド３０４ａと３０４ｃとの間の電気導電率を決定することで、対象となる第１方向３０５ａが定義される。この方向において、領域３０２のそれぞれの部分の測定結果が得られる。また、様々なパッド３０４ａおよび３０４ｃペアは、それらのパッド間に適度に広いスペースがあるために、互いへの影響が低減される。同様に、方向３０５ｂ、３０５ｃ、および３０５ｄなどの、対象となるその他の方向は、テストパッド３０４ａ、３０４ｂ、３０４ｃ、３０４をそれに応じて動作させることで定義することが可能である。図示しているように、測定にはより多くの数のテストパッドが含まれるので、テスト構造３００の動作中に、統計的相関が向上した測定結果を得ることができる。さらに、ある場合では、より意義のある測定結果を得るために、半導体領域３０２のさらに広い領域をカバーする一方で、導電パッドが使用する床面積量を低レベルで維持することが利点であると考えられてもよい。

図示している実施形態では、実際に利用された導電パッド数は４つであるが、８つのテストパッドを動作させて測定に含めるようにしてもよい。しかし、設計および測定要件に従い、その他の電気的構造を確立してもよく、特に、テスト構造３００のテストパッドの各々を個々の導電パッドに接続してもよい。例えば、図１ａ〜１ｅと図２に関して説明しているように、二つ以上のベーステスト基板を１つのアレイに組み合わせてもよい。

図４は、第１半導体領域４０２ａと第２半導体領域４０２ｂとを含むテスト基板４００を含む更なる実施形態の断面図を概略的に示す。既に説明したように、上記に示し説明したテスト構造は、電荷キャリア移動度などの特定の電気的特徴のいずれの方向特徴、すなわち、異方性を決定する上で非常に効率的である。その理由は、テストパッドの対応ペアの測定結果が比率で表され、また、検査された特徴の異方性の相対量を直接的に示し得るからである。ある場合では、測定される電気的特徴は、検討中の半導体領域において実質的に等方性の動作を示スことが可能であり、よって、定められた基準測定リーディングに基づいて、等方性動作の有意義な結果を与えるために、測定結果を較正することが望ましいとされる。この目的のために、半導体領域４０２ｂは基準領域を表すことが可能であり、その上には少なくとも二つのテストパッド４０４ｃおよび４０４ｄを含み得る対応のテスト構造が形成される。これらのパッドは、対応の金属プラグ４０８ｃおよび４０８ｄを通じて、それぞれの導電パッド４０７ｃおよび４０７ｄと接続され得る。従って、テストパッド４０４ｃおよび４０４ｄは任意の方向に向けられてもよい。また、いずれの数のテストパッドが供給されてもよいが、二つのテストパッドで十分に基準測定値を生成することが可能である。他方では、半導体領域４０２ａは、複数のテストパッドを含む方向感知テスト構造コンフィグレーションが上に形成されてもよく、この半導体領域においては二つのテストパッド４０４ａおよび４０４ｂだけを図示しており、残りのテストパッドは、例えば、これまでの図面で図示し説明したように配置されてもよい。従って、対応の金属プラグ４０８ａおよび４０８ｂは、導電パッド４０７ａおよび４０７ｂに対して、パッド４０４ａおよび４０４ｂを電気的に接続してもよい。さらに、半導体領域４０２ａおよび４０２ｂ領域の間のどのような機械的結合も最小にするために、これらの領域が十分な距離で離間されてもよく、あるいは、図４に図示しているように、歪み誘発領域４０９を領域ａ内あるいは上に形成し、局所的に歪みをもたらすことができる。一方で、基準領域４０２ｂは、領域４０９が供給する歪み誘発メカニズムが十分にない。しかし、それでもなお基準領域４０２ｂは、その他の製造プロセス、領域４０２の外部コンポーネントなどによってもたらされ得る得るどのような歪みあるいは応力を含み得る。しかしながら、領域４０２ｂは、応力誘発領域４０９の形成など、少なくとも１つのパラメータに対する基準領域と考えられるので、領域４０２ｂから取得した基準データを少なくともこのパラメータの基準として考えることが可能である。

テスト構造４００の製造に関して、十分に確立されたプロセス技術をテスト構造４００に沿って形成され得る実際の回路素子に対する設計要件に従い利用することが可能である。

デバイス４００の動作の間、測定結果が領域４０２ａおよび領域４０２ｂに対して集められる。領域４０２ｂの結果を、電荷キャリア移動度などの、特定の電気特徴への応力誘発領域４０９の無方向性の特徴、例えば実質的に等方向性の効果を予測するための基準として利用してもよい。測定プロセスの詳細に関して、図１ａ〜図３に関して既に説明した基準と同じ基準を適用する。領域４０２ａおよび４０２ｂに対するテスト構造は、コンフィグレーションにおいても同一であって、基板上の位置、製造シーケンスにおける違いなどの、領域４０２ａおよび４０２ｂの少なくとも１つの特徴において異なり得ることを理解されたい。

その他の実施形態では、基準値は、複数の異なる基板から、および／あるいは基板内の異なる位置から取得した複数の測定結果に基づいて、平均値あるいは加重平均値の形態で定められてもよい。従って、対象となる電気的特徴は、単一のテスト構造によってサンプリングされた単一の半導体領域にわたって実質的に等方性であっても、平均値に関して予測することが可能である。

その結果、本発明は単純で非常に実効的なテスト構造とそれを動作させるための方法とを提供し、非常に実効的な方法で対象となる半導体領域の方向に依存した電気的特徴を決定する。実質的に等方向性の動作であっても、有益な測定結果を実現することができる。さらに、本発明は、過度の努力を必要としないで、あるいは、プロセスフローを変更せずに、応力あるいは歪みに依存した電気的特徴への電流あるいは電界の影響を調べることができる。さらに、回路素子の電気的パフォーマンスを評価するために、一般的に利用されている測定装置を使用してクリアな測定信号を取得してもよく、よって、評価が簡単で、かつ、微視的パラメータと微視的パラメータとの間に物理的な相互関係を表す明確な測定信号を取得することができる。

本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。

対象となる半導体領域の特定の平面において、二つの線形独立方向に沿って電気特性を決定するためのテスト構造をそれぞれ概略的に示した平面図および断面図。 対象となる半導体領域の特定の平面において、二つの線形独立方向に沿って電気特性を決定するためのテスト構造をそれぞれ概略的に示した平面図および断面図。 更なる実施形態によるテスト構造の概略的平面図。 更なる実施形態によるテスト構造の概略的平面図。 本発明の更なる実施形態によるゲート構造を含むテスト構造の概略的断面図。 １つの実施形態により二つの異なる方向に向けられたトランジスタ構造を含むテスト構造の概略的平面図。 実施形態により、少なくした数の導電パッドを必要とするテストパッドのアレイの平面図。 更なる実施形態により実質的に等方性の電気的特徴を決定するために、基準テスト構造を含むテスト構造の断面図。

Claims (23)

1. 基板（１０１）上に設けられたデバイス層に形成された半導体領域（１０２）、および、
   前記半導体領域（１０２）の少なくとも１つの方向特徴を測定するために前記半導体領域（１０２）に電気的に結合された複数のテストパッドを含み、前記テストパッド（１０４）の第１の二つは第１方向に沿って配置され、前記テストパッド（１０４）の第２の二つは前記第１方向とは異なる第２方向に沿って配置される、半導体デバイス。
2. 前記第１の二つのテストパッド（１０４）間の距離および前記第２の二つのテストパッド（１０４）間の距離は実質的に同じである、請求項１に記載のデバイス。
3. 前記第１の二つのテストパッド（１０４）間の距離および前記第２テストパッド（１０４）間の距離は異なる、請求項１に記載のデバイス。
4. それぞれが前記複数のテストパッド（１０４）の少なくとも１つに電気的に接続された複数の導電パッド（１０７）をさらに含む、請求項１に記載のデバイス。
5. 前記半導体領域は歪み領域である、請求項１に記載のデバイス。
6. 前記半導体領域は応力領域である、請求項１に記載のデバイス。
7. 少なくとも３つのテストパッド（１０４）をさらに含む、請求項１に記載のデバイス。
8. 少なくとも４つのテストパッド(１０４)をさらに含む、請求項１に記載のデバイス。
9. 前記第１および第２方向は実質的に垂直である、請求項１に記載のデバイス。
10. 前記デバイス層に形成された基準半導体領域（４０２ａ）をさらに含み、前記基準半導体領域（４０２ａ）は、少なくとも１つの応力および歪みにおいて前記半導体領域とは異なり、前記基準半導体領域（４０２ａ）は前記基準半導体領域に接触する基準テストパッドのペアであって、所定の距離をその間に画定するように配置された基準テストパッドのペアを含む、請求項１に記載のデバイス。
11. 前記テストパッドの少なくとも二つは、第１トランジスタ構造のドレインおよびソース領域を表す、請求項１に記載のデバイス。
12. 前記第１トランジスタ構造のゲート電極は、前記ドレインおよびソース領域の１つに内部接続される、請求項１１に記載のデバイス。
13. さらなる少なくとも二つのテストパッドは第２トランジスタ構造のドレインおよびソース領域を表し、前記第１トランジスタ構造のトランジスタ長さ方向は前記第１方向に沿って方向付けられ、前記第２トランジスタ構造のトランジスタの長さ方向は前記第２方向に沿って方向付けられる、請求項１１に記載のデバイス。
14. 前記半導体デバイスのデバイス層に設けられるとともに基板(１０１)上に形成された半導体領域（１０２）、
    前記半導体領域（１０２）に形成され、少なくとも二つの異なる方向において前記半導体領域（１０２）の電気特性を決定するように構成されたテスト構造を含む、半導体デバイス。
15. 前記半導体領域は内部歪みを含む、請求項１４に記載のデバイス。
16. 前記テスト構造は、前記半導体領域の少なくとも１つの方向特徴を測定するために前記半導体領域（１０２）に電気的に結合された複数のテストパッド（１０４）を含み、前記テストパッドの第１の二つは第１方向に沿って配置され、前記テストパッドの第２の二つは、前記第１方向とは異なる第２方向に沿って配置される、請求項１４に記載のデバイス。
17. 少なくとも二つの線形独立方向に対して、半導体デバイスのデバイス層に設けられた半導体領域（１０２）の電気特性を決定するステップ、および、
    前記決定された電気特性に基づいて前記半導体領域において電荷キャリア移動度に影響を及ぼす少なくとも特定の特徴を評価するステップ、を含む方法。
18. 前記電気特性を決定するステップは、前記二つの線形独立方向の１つに沿って前記半導体領域に形成された二つの接触部分の間に前記半導体領域（１０２）の電気抵抗を決定するステップを含む、請求項１７に記載の方法。
19. 前記電気特性を決定するステップは、前記二つの線形独立方向の残りの１つに沿って前記半導体領域に形成された二つの接触部分の間に前記半導体領域（１０２）の電気抵抗を決定するステップを含む、請求項１８に記載の方法。
20. 前記少なくとも１つの特徴は、前記半導体領域の内部歪みを含む、請求項１７に記載の方法。
21. 所定の寸法に従うように、前記デバイス層内に前記半導体領域を画定するステップをさらに含む、請求項１７に記載の方法。
22. 少なくとも１つ以上の更なる半導体デバイスを製造する間に前記少なくとも１つのフィーチャに基づいて、少なくとも１つの調整可能なプロセスパラメータを制御するステップは前記複数の回路素子を含み、前記１つ以上の半導体デバイスは１つ以上の異なる基板上に形成される、請求項１７に記載の方法。
23. 少なくとも二つの線形独立方向の１つに対する前記電気特性の第１の値が、少なくとも二つの線形独立方向の残りの１つに沿って、前記電気特性の第２の値と実質的に同じである場合に、前記電気特性の基準値を決定するステップをさらに含む、請求項１７に記載の方法。

Images