JPS61216336A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61216336A JPS61216336A JP60057415A JP5741585A JPS61216336A JP S61216336 A JPS61216336 A JP S61216336A JP 60057415 A JP60057415 A JP 60057415A JP 5741585 A JP5741585 A JP 5741585A JP S61216336 A JPS61216336 A JP S61216336A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- pattern
- test
- masks
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、より詳しくはあるチップの製造に
用いたマスクの欠陥を検出するモニターが当該チップに
形成された半導体装置に関する。
用いたマスクの欠陥を検出するモニターが当該チップに
形成された半導体装置に関する。
半導体装置は一般にシリコンウェハに所定のウェハ処理
エツチング、不純物拡散、熱処理、ｌｌ膜形成、配線体
形成などを施して形成される０例えば不純物拡散をなす
には、ウェハ上にレジスト剤を塗布して形成されるレジ
スト膜に露光、現像処理を施して得られるパターンをマ
スクにして不純物拡散をなす。前記したレジスト膜の露
光にはマスクを使用するが、かかるマスクはレチクルを
用いステップアンドリピート方式で製作され、かかるマ
スクをそれぞれの工程に対応して次々に使用し、ウェハ
プロセスがすべて終った後、ウェハが個々のチップごと
に切断される前に、ウェハ上試験で各チップごとに機能
試験を行い、不良チップを除去する。
エツチング、不純物拡散、熱処理、ｌｌ膜形成、配線体
形成などを施して形成される０例えば不純物拡散をなす
には、ウェハ上にレジスト剤を塗布して形成されるレジ
スト膜に露光、現像処理を施して得られるパターンをマ
スクにして不純物拡散をなす。前記したレジスト膜の露
光にはマスクを使用するが、かかるマスクはレチクルを
用いステップアンドリピート方式で製作され、かかるマ
スクをそれぞれの工程に対応して次々に使用し、ウェハ
プロセスがすべて終った後、ウェハが個々のチップごと
に切断される前に、ウェハ上試験で各チップごとに機能
試験を行い、不良チップを除去する。
前記した試験において、部分的に欠陥のあるマスクを使
用して製造されたチップは不良品と判定されるべきであ
るが、現実には機能試験のためのテストパターンの不備
により、またはチップの欠陥が検知されないために、不
良チップが良品として出荷されることがある。または、
欠陥が微小なものであるために試験上良品とされても、
それはもともと欠陥があったものであるから、使用中に
欠陥が表面化する問題がある。そこで、たとえ微小であ
っても欠陥のあるマスクを用いて作成されたチップが確
実に不良品と判定されることが要望されている。
用して製造されたチップは不良品と判定されるべきであ
るが、現実には機能試験のためのテストパターンの不備
により、またはチップの欠陥が検知されないために、不
良チップが良品として出荷されることがある。または、
欠陥が微小なものであるために試験上良品とされても、
それはもともと欠陥があったものであるから、使用中に
欠陥が表面化する問題がある。そこで、たとえ微小であ
っても欠陥のあるマスクを用いて作成されたチップが確
実に不良品と判定されることが要望されている。
本発明は、上記問題点を解決したチップを提供するもの
で、その手段は、露光用マスクを使用して形成される半
導体チップにして、試験用電極間の導通または非導通に
より当該チップが欠陥マスクによって作られたか否かを
検知するモニターパターンが該チップに形成されてなる
ことを特徴とする半導体装置によってなされる。
で、その手段は、露光用マスクを使用して形成される半
導体チップにして、試験用電極間の導通または非導通に
より当該チップが欠陥マスクによって作られたか否かを
検知するモニターパターンが該チップに形成されてなる
ことを特徴とする半導体装置によってなされる。
上記半導体装置は、各層マスクに対応したモニターパタ
ーンを形成しておき、ウェハプロセス終了後のウェハ上
試験において、ＩＣの機能試験の前にモニターパターン
を電気的に試験し、導通、非゛導通によって不良品を確
実にモニターすることができるものである。
ーンを形成しておき、ウェハプロセス終了後のウェハ上
試験において、ＩＣの機能試験の前にモニターパターン
を電気的に試験し、導通、非゛導通によって不良品を確
実にモニターすることができるものである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第５図−に示されるデバイスを製造する方法を順を追っ
て説明すると、第５図（ａｌに示される如く、熱酸化法
により、ｎ型シリコン基板３１上にＳｉＯ２膜３２を６
００人の膜厚に形成し、同図山）に示される如＜ ５
ｉ０２１１１３２上に化学気相成長法（ＣＶＤ法）でシ
リコン窒化膜（Ｓｉ３Ｎ４Ｉｌり ３３を１６００人の
膜厚に成長する。
て説明すると、第５図（ａｌに示される如く、熱酸化法
により、ｎ型シリコン基板３１上にＳｉＯ２膜３２を６
００人の膜厚に形成し、同図山）に示される如＜ ５
ｉ０２１１１３２上に化学気相成長法（ＣＶＤ法）でシ
リコン窒化膜（Ｓｉ３Ｎ４Ｉｌり ３３を１６００人の
膜厚に成長する。
次に、第５図（Ｃ）に示される如くシリコン窒化膜３３
上にポジ型レジスト膜３４を形成し、マスク３５を用い
て露光する（図に矢印は露光光線を示す）。
上にポジ型レジスト膜３４を形成し、マスク３５を用い
て露光する（図に矢印は露光光線を示す）。
なお、マスク３５はクロムパターンのみを模式的に示す
。
。
次いで、第５図（ｄ）に示される如くレジスト膜３４を
現像して得られるパターン（このパターニングに−おい
て、ポジ型レジストの露光された部分はなくなり、露光
されない部分が残る）をマスクにして、シリコン窒化１
１！３３をエツチングする。シリコン基板３１の図に３
６で示す範囲は素子形成領域であり、基板の領域３６以
外の部分は後の熱酸化によって素子分離領域（フィール
ド酸化膜）が形成される部分である。従って、マスク３
５は素子領域および素子分離領域形成用マスクであり、
以下素子領域画定マスクという０次いで、レジストを除
去（アッシング）する（第５図（ｅ））。
現像して得られるパターン（このパターニングに−おい
て、ポジ型レジストの露光された部分はなくなり、露光
されない部分が残る）をマスクにして、シリコン窒化１
１！３３をエツチングする。シリコン基板３１の図に３
６で示す範囲は素子形成領域であり、基板の領域３６以
外の部分は後の熱酸化によって素子分離領域（フィール
ド酸化膜）が形成される部分である。従って、マスク３
５は素子領域および素子分離領域形成用マスクであり、
以下素子領域画定マスクという０次いで、レジストを除
去（アッシング）する（第５図（ｅ））。
次に、シリコン基板３１にｐ型ウェルを形成する目的で
、露光用マスクを用いネガ型レジスト膜３６を第５図（
ｆ）に示される如くパターニングし、同図（幻に矢印で
示す如くボロン（Ｂ”″）をイオン注入すると、Ｂ１は
基板内に点線で示す如く打ち込まれる（第５図（ｈ））
。前記したマスクは以下ｐウェルマスク（１）と呼称す
る。引続き熱拡散によって同図（１）に示されるｐウェ
ル３７を形成する。
、露光用マスクを用いネガ型レジスト膜３６を第５図（
ｆ）に示される如くパターニングし、同図（幻に矢印で
示す如くボロン（Ｂ”″）をイオン注入すると、Ｂ１は
基板内に点線で示す如く打ち込まれる（第５図（ｈ））
。前記したマスクは以下ｐウェルマスク（１）と呼称す
る。引続き熱拡散によって同図（１）に示されるｐウェ
ル３７を形成する。
次に、第５図Ｕ）に示される如くネガ型レジストをパタ
ーニングしてレジストｌ１ｌＩ３８を作る。このパター
ニングに用いるマスクは、以下ｐウェルマスク（ｎ）と
呼称する０次いでＢ＋を矢印の方向にイオン注入し、第
５図伽）に十印で示すチャネルカット層を形成し、しか
る後にレジスト膜３８を除去する。
ーニングしてレジストｌ１ｌＩ３８を作る。このパター
ニングに用いるマスクは、以下ｐウェルマスク（ｎ）と
呼称する０次いでＢ＋を矢印の方向にイオン注入し、第
５図伽）に十印で示すチャネルカット層を形成し、しか
る後にレジスト膜３８を除去する。
次に、第５図（Ｊ）に示される如く、ネガ型レジストを
パターニングしてレジストＩＩｍ！３９を作る。
パターニングしてレジストＩＩｍ！３９を作る。
このとき用いるマスクを以下ｐウェルマスク（■）と呼
称する。燐（ｐ＋）を矢印方向にイオン注入して同図に
Δ印で示すチャネルカット層を作り、レジス）１１１３
９を除去する（第５図−）。
称する。燐（ｐ＋）を矢印方向にイオン注入して同図に
Δ印で示すチャネルカット層を作り、レジス）１１１３
９を除去する（第５図−）。
次いで第５図（旬に示される如くフィールド酸化を行い
、８０００人の膜厚のフィールド酸化１！１Ｉ４０を形
成し、エツチングでシリコン窒化膜および下地酸化膜を
除去する０次いで必要とされる膜厚にゲート酸化３１１
５２を形成する（第５図（Ｏ））。
、８０００人の膜厚のフィールド酸化１！１Ｉ４０を形
成し、エツチングでシリコン窒化膜および下地酸化膜を
除去する０次いで必要とされる膜厚にゲート酸化３１１
５２を形成する（第５図（Ｏ））。
次に、通常の化学気相成長法によりポリシリコン層４１
を４０００人の膜厚に成長しく第５図１ｐ））、燐を拡
散してポリシリコン層４１の低抵抗化をはかる。
を４０００人の膜厚に成長しく第５図１ｐ））、燐を拡
散してポリシリコン層４１の低抵抗化をはかる。
次に、ポジ型レジストを全面に塗布し、それをパターニ
ングして得られるレジスト膜をマスクにしてポリシリコ
ン層４１を第５図（ｑ）に示される如くエツチングし、
幅３．０±０．３μ―のゲート４２を形成する。このと
きレジストの露光に用いるマスクを以下ゲートマスクと
いう。
ングして得られるレジスト膜をマスクにしてポリシリコ
ン層４１を第５図（ｑ）に示される如くエツチングし、
幅３．０±０．３μ―のゲート４２を形成する。このと
きレジストの露光に用いるマスクを以下ゲートマスクと
いう。
次に、第５図（ｒ）に示される如く、全面に塗布したネ
ガ型レジストをパターニングしてレジスト膜４３を作り
、砒素（Ａｓ”）をイオン注入して図にΔ印で示すＢ＋
層を形成する。前記レジストのパターニングに用いるマ
スクを以下ｎチャネルマスクという。次いで同図（ｓ）
に示される如くレジス日突４３を除去する。次いでゲー
ト電極下以外のゲート酸化膜５２を除去し、次いで熱酸
化によりゲート４２の表面および露出したＳｔ基板に５
ｉ０２膜４４を形成する。
ガ型レジストをパターニングしてレジスト膜４３を作り
、砒素（Ａｓ”）をイオン注入して図にΔ印で示すＢ＋
層を形成する。前記レジストのパターニングに用いるマ
スクを以下ｎチャネルマスクという。次いで同図（ｓ）
に示される如くレジス日突４３を除去する。次いでゲー
ト電極下以外のゲート酸化膜５２を除去し、次いで熱酸
化によりゲート４２の表面および露出したＳｔ基板に５
ｉ０２膜４４を形成する。
次に、第５図（１）に示される如く、ネガレジストを全
面に塗布しそれをパターニングしてレジスト膜４５を形
成する。このとき用いるマスクを以下ｐチャネルマスク
という、続いてボロン（Ｂ＋）をイオン注入する。しか
る後にレジスト膜４５を除去する。
面に塗布しそれをパターニングしてレジスト膜４５を形
成する。このとき用いるマスクを以下ｐチャネルマスク
という、続いてボロン（Ｂ＋）をイオン注入する。しか
る後にレジスト膜４５を除去する。
次に、全面にｐｌを含んだ燐・シリケート・ガラス（Ｐ
ＳＧ）を１．０μ−の膜厚に形成４６シ、それをポジレ
ジストを用い第５図（ｕ）に示される如くエツチングす
る。このとき用いるマスクを以下電極窓マスクという。
ＳＧ）を１．０μ−の膜厚に形成４６シ、それをポジレ
ジストを用い第５図（ｕ）に示される如くエツチングす
る。このとき用いるマスクを以下電極窓マスクという。
前記工程で形成された電極窓を酸化し、絶縁膜４６をア
ニールし、次いで電極窓の酸化膜をエツチングする（第
５図（Ｖ））。
ニールし、次いで電極窓の酸化膜をエツチングする（第
５図（Ｖ））。
次に、全面にアルミニウム（Ａｆｆｉ）１ｍ！をスパッ
タ法で形成し、アルミニウム膜４７をポジレジストを用
いて第５図−に示される如くエツチングする。
タ法で形成し、アルミニウム膜４７をポジレジストを用
いて第５図−に示される如くエツチングする。
この工程で用いるマスクを以下電極配線マスクという。
次いで、０．７μｙｌＰＳＧ Ｉ＊４８．０．３μ−の
窒化膜４９から成るカバー膜を成長し、基板背面を研削
し、Ｎ２−Ｈ２雰囲気中で焼きなましをなし、金電極５
０を形成する。
窒化膜４９から成るカバー膜を成長し、基板背面を研削
し、Ｎ２−Ｈ２雰囲気中で焼きなましをなし、金電極５
０を形成する。
本発明実施例においては、前記したマスクを用いる工程
で作られるパターンから成るモニターパターンを、チッ
プの一部に第１図（７ｍ）の平面図に示される如く作る
ものであり、図において、１１は試験用電極パッド、１
２は素子領域画定マスクを用いて作ったパターン、１３
はｐウェル（１）マスクを用いて作ったパターン、１４
はｐウェル（Ｉｆ）マスクを用いて作ったパターン、１
５はｐウェル（ＩＩＩ）マスクを用いて作ったパターン
、１６はゲートマスクを用いて作ったパターン、１７は
ｎチャネルマスクを用いて作ったパターン、１８はｐチ
ャネルマスクを用いて作ったパターン、１９は電極配線
マスクを用いて作ったパターン、をそれぞれ示し、第１
図（ｂ）には電極窓マスクを用いて作ったパターン２０
がパターン１８内に示される。なお同図中）において２
１は試験用電極パッドを示す。なお、第１図ないし第５
図において、同じ部分は同一符号を付して表示する。
で作られるパターンから成るモニターパターンを、チッ
プの一部に第１図（７ｍ）の平面図に示される如く作る
ものであり、図において、１１は試験用電極パッド、１
２は素子領域画定マスクを用いて作ったパターン、１３
はｐウェル（１）マスクを用いて作ったパターン、１４
はｐウェル（Ｉｆ）マスクを用いて作ったパターン、１
５はｐウェル（ＩＩＩ）マスクを用いて作ったパターン
、１６はゲートマスクを用いて作ったパターン、１７は
ｎチャネルマスクを用いて作ったパターン、１８はｐチ
ャネルマスクを用いて作ったパターン、１９は電極配線
マスクを用いて作ったパターン、をそれぞれ示し、第１
図（ｂ）には電極窓マスクを用いて作ったパターン２０
がパターン１８内に示される。なお同図中）において２
１は試験用電極パッドを示す。なお、第１図ないし第５
図において、同じ部分は同一符号を付して表示する。
第１図に示したパターンにおいては、マスクのいずれか
に欠陥があると、そのマスクを用いて作ったパターンは
、マスクが正常であるときに導通であれば非導通になる
ものである。従って、ウェハプロセスが終ったときに、
試験用電極パッド１１゜１１に試験用針を接触させ非導
通であれば当該チップの形成においては欠陥めあるマス
クが用いられたことが確定され、そのチップを不良品と
判定し、従来の問題が解決されるだけでなく機能試験を
行う時間が省かれる。
に欠陥があると、そのマスクを用いて作ったパターンは
、マスクが正常であるときに導通であれば非導通になる
ものである。従って、ウェハプロセスが終ったときに、
試験用電極パッド１１゜１１に試験用針を接触させ非導
通であれば当該チップの形成においては欠陥めあるマス
クが用いられたことが確定され、そのチップを不良品と
判定し、従来の問題が解決されるだけでなく機能試験を
行う時間が省かれる。
各層のマスクのいずれかにおいて、マスクに欠陥がある
ときは、マスクの前記モニタ一部黒（クロムパターン）
の部分をレーザスポットで除去し、非導通（または導通
）の状態を作る。その代表例を以下に説明する。
ときは、マスクの前記モニタ一部黒（クロムパターン）
の部分をレーザスポットで除去し、非導通（または導通
）の状態を作る。その代表例を以下に説明する。
素子領域画定に用いるモニタ一部のパターンは第２図（
ａ）マスクの平面図に示され、図において、２２はクロ
ムのパターンを示す。マスクが正常であれば、クロムの
パターン２２はそのまま残るので、そのときは第２図世
）の断面図に示される素子領域が形成され、Ａｊｌ配線
４７は導通する。しかし、マスクに欠陥があるとは、ク
ロムパターン２２がレーザスポットで除去されレジスト
も除去されているので、第２図（Ｃ）に示される如く熱
酸化によりフィールド酸化１ｊ！！４０を作るとき素子
形成領域にも厚いＳｉＯ２膜４０１が形成され、後のＢ
＋のイオン注入のときにイオンが基板内に打ち込まれな
いし、また、電極窓１０もＳｔ基板まで達しないため後
の工程でＡＩ！配線を形成してもＡｌ配線４７は非導通
になる。
ａ）マスクの平面図に示され、図において、２２はクロ
ムのパターンを示す。マスクが正常であれば、クロムの
パターン２２はそのまま残るので、そのときは第２図世
）の断面図に示される素子領域が形成され、Ａｊｌ配線
４７は導通する。しかし、マスクに欠陥があるとは、ク
ロムパターン２２がレーザスポットで除去されレジスト
も除去されているので、第２図（Ｃ）に示される如く熱
酸化によりフィールド酸化１ｊ！！４０を作るとき素子
形成領域にも厚いＳｉＯ２膜４０１が形成され、後のＢ
＋のイオン注入のときにイオンが基板内に打ち込まれな
いし、また、電極窓１０もＳｔ基板まで達しないため後
の工程でＡＩ！配線を形成してもＡｌ配線４７は非導通
になる。
ｐウェル（１）のマスクに欠陥がある場合を第３図を参
照して説明すると、同図（ａ）にはマスクのクロムパタ
ーン２３が平面図で示される。マスクに欠陥がないとき
クロムパターン２４はそのまま残されるため、レジスト
３６は第５図（ｆ）に示される如くパターニングされ、
Ｂ＋のイオン注入によってｐウェルが第３回申）の断面
図に示される如く作られ、へｌ配線４７、従って試験用
電極パッド１１．１１は導通するが、マスクに欠陥があ
ると、クロムパターン２４はレーザスポットで除去され
、レジストはｐウェル形成領域上に残り、イオン注入し
ても第３図（Ｃ）の断面図に示される如くｐウェルは形
成されず試験用電極パッド１１．１１は非導通となる。
照して説明すると、同図（ａ）にはマスクのクロムパタ
ーン２３が平面図で示される。マスクに欠陥がないとき
クロムパターン２４はそのまま残されるため、レジスト
３６は第５図（ｆ）に示される如くパターニングされ、
Ｂ＋のイオン注入によってｐウェルが第３回申）の断面
図に示される如く作られ、へｌ配線４７、従って試験用
電極パッド１１．１１は導通するが、マスクに欠陥があ
ると、クロムパターン２４はレーザスポットで除去され
、レジストはｐウェル形成領域上に残り、イオン注入し
ても第３図（Ｃ）の断面図に示される如くｐウェルは形
成されず試験用電極パッド１１．１１は非導通となる。
電極窓１０の形成を第４図を参照して説明すると、マス
クのモニター用パターンは同図（ａ）の平面図に示され
る如く形成し、同図において、２４はクロムパターン、
２５は目印パターンである。第４図中）に示される非導
通が正常でマスクに欠陥がない場合とすると、マスクに
欠陥があるときは目印パターン２５の間の部分２６をレ
ーザスポットで除去する。
クのモニター用パターンは同図（ａ）の平面図に示され
る如く形成し、同図において、２４はクロムパターン、
２５は目印パターンである。第４図中）に示される非導
通が正常でマスクに欠陥がない場合とすると、マスクに
欠陥があるときは目印パターン２５の間の部分２６をレ
ーザスポットで除去する。
そうすると、その部分はポジレジストが露光され、現像
すると除去されるので、第４図（Ｃ）に示される如く電
極窓が形成され、試験用電極パッド１１．１１間が導通
になり、欠陥マスクが用いられたことが検知される。な
お図において５１はｐ＋領領域示す。
すると除去されるので、第４図（Ｃ）に示される如く電
極窓が形成され、試験用電極パッド１１．１１間が導通
になり、欠陥マスクが用いられたことが検知される。な
お図において５１はｐ＋領領域示す。
以上説明したように本発明によれば、マスクを順次用い
て形成される半導体チップにおいて、チップの一部に使
用したマスクに対応するパターンを形成しておき、マス
クに欠陥があるときは該当パターンを除去することによ
って、モニターパターンの導通、非導通状態を作り出し
、そのいずれかによって当該チップの形成において欠陥
マスクが使用されたか否かが直ちに判定されるので、欠
陥マスクを用いて作ったチップが良品と判定される可能
性をゼロにし半導体装置の信頼性向上に効果大である。
て形成される半導体チップにおいて、チップの一部に使
用したマスクに対応するパターンを形成しておき、マス
クに欠陥があるときは該当パターンを除去することによ
って、モニターパターンの導通、非導通状態を作り出し
、そのいずれかによって当該チップの形成において欠陥
マスクが使用されたか否かが直ちに判定されるので、欠
陥マスクを用いて作ったチップが良品と判定される可能
性をゼロにし半導体装置の信頼性向上に効果大である。
なお、本発明の通用範囲は図示のデバイスを作る場合に
限定されるものではなく、マスクを用いその他のデバイ
スを製造する場合にも及ぶものである。
限定されるものではなく、マスクを用いその他のデバイ
スを製造する場合にも及ぶものである。
第１図（ａ）と山）は本発明実施例であるモニターパタ
ーンを示す平面図、第２図（ａ）、第３図（ａ）、第４
図（ａｌはモニタ一部のパターンの平面図、第２図中）
と（０）、第３図山）と（Ｃ）、第４図中）と（Ｃ）は
それぞれ各図（ａ）のパターンを用いまたは用いないで
作られる構造の断面図、第５図（ａ）ないしく口）はあ
る半導体デバイスを作る工程を示す断面図である。 図中、１１は試験用電極パッド、１２ないし２０は素子
領域画定マスク、ｐウェルマスク（［）、（■）、
（１） 、ゲートマスク、ｎチャネルマスク、ｐチャネ
ルマスク、電極配線マスク、電極窓マスクをそれぞれ用
いて作られるパターン、２２．２３゜２４はクロムパタ
ーン、２５は目印パターン、２６は欠陥あるとき除去さ
れる部分、をそれぞれ示す。 第ｉｗ （Ｇ） （Ｃ） 第２図 第３図 （ｂ） （Ｃ） 第４図 （ｂ） 第５図 （ｄ） （ｅ） （ｆ） 第５ｇ （ｍ） （ｎ） 第ｓｍ
ーンを示す平面図、第２図（ａ）、第３図（ａ）、第４
図（ａｌはモニタ一部のパターンの平面図、第２図中）
と（０）、第３図山）と（Ｃ）、第４図中）と（Ｃ）は
それぞれ各図（ａ）のパターンを用いまたは用いないで
作られる構造の断面図、第５図（ａ）ないしく口）はあ
る半導体デバイスを作る工程を示す断面図である。 図中、１１は試験用電極パッド、１２ないし２０は素子
領域画定マスク、ｐウェルマスク（［）、（■）、
（１） 、ゲートマスク、ｎチャネルマスク、ｐチャネ
ルマスク、電極配線マスク、電極窓マスクをそれぞれ用
いて作られるパターン、２２．２３゜２４はクロムパタ
ーン、２５は目印パターン、２６は欠陥あるとき除去さ
れる部分、をそれぞれ示す。 第ｉｗ （Ｇ） （Ｃ） 第２図 第３図 （ｂ） （Ｃ） 第４図 （ｂ） 第５図 （ｄ） （ｅ） （ｆ） 第５ｇ （ｍ） （ｎ） 第ｓｍ
Claims (1)
- 露光用マスクを使用して形成される半導体チップにし
て、試験用電極間の導通または非導通により当該チップ
が欠陥マスクによって作られたか否かを検知するモニタ
ーパターンが該チップに形成されてなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057415A JPS61216336A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057415A JPS61216336A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216336A true JPS61216336A (ja) | 1986-09-26 |
Family
ID=13055017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057415A Pending JPS61216336A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62294576A (ja) * | 1986-06-13 | 1987-12-22 | Brother Ind Ltd | 印字装置 |
-
1985
- 1985-03-20 JP JP60057415A patent/JPS61216336A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62294576A (ja) * | 1986-06-13 | 1987-12-22 | Brother Ind Ltd | 印字装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7368749B2 (en) | Method of detecting misalignment of ion implantation area | |
| JPS61216336A (ja) | 半導体装置 | |
| JPH02260441A (ja) | 半導体素子 | |
| US4061506A (en) | Correcting doping defects | |
| JP2975871B2 (ja) | 合わせマークの位置ずれ検査方法 | |
| JP2600434B2 (ja) | レジスト膜欠陥の検出方法 | |
| JPH07142309A (ja) | ウエハの露光方法 | |
| KR960000366B1 (ko) | 반도체 장치의 콘택 형성방법 | |
| JP3249218B2 (ja) | レジストスカムの検出方法 | |
| KR19990039033A (ko) | 테스트 패턴 형성 방법 | |
| KR20000012913A (ko) | 반도체장치의 비트라인 컨택 검사방법 | |
| JPS59231815A (ja) | 半導体装置の製造方法 | |
| KR100261178B1 (ko) | 파인드타겟 감도향상방법 | |
| KR0146239B1 (ko) | 반도체소자의 제조방법 | |
| JPH0555161A (ja) | イオン注入方法 | |
| JPH0669093A (ja) | 重ね合わせマークとその製造方法 | |
| JPS6341020A (ja) | 半導体装置の製造方法 | |
| JPH0377309A (ja) | 半導体装置の製造方法 | |
| JPS62265727A (ja) | Ｉｃ部品の製造方法 | |
| JPH05315624A (ja) | 半導体不揮発性記憶素子の製造方法 | |
| JPH06260603A (ja) | 半導体装置 | |
| JPS62188319A (ja) | 半導体装置の製造方法 | |
| JPH01162371A (ja) | 寸法測定パターンを有する半導体集積回路装置の製造方法 | |
| JP2004047919A (ja) | 半導体集積回路の製造方法 | |
| JPS62291166A (ja) | 半導体装置の製造方法 |