JPH0680669B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0680669B2 JPH0680669B2 JP60059963A JP5996385A JPH0680669B2 JP H0680669 B2 JPH0680669 B2 JP H0680669B2 JP 60059963 A JP60059963 A JP 60059963A JP 5996385 A JP5996385 A JP 5996385A JP H0680669 B2 JPH0680669 B2 JP H0680669B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor
- semiconductor device
- oxide film
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に関し、特に配線の製造状態をモニ
ターすることの出来る半導体装置に関する。
ターすることの出来る半導体装置に関する。
（従来の技術） 近年、LSIは高速化，高密度化，高集積化の傾向にあ
り、これを実現する為に種々のプロセス上の工夫がなさ
れてきている。局部的酸化法（以下LOCOS法と称す）も
その手段の一つとして種々のLSI製造に広く取り入れら
れている。
り、これを実現する為に種々のプロセス上の工夫がなさ
れてきている。局部的酸化法（以下LOCOS法と称す）も
その手段の一つとして種々のLSI製造に広く取り入れら
れている。
（発明が解決しようとする問題点） しかし、LOCOS法はウェーハ表面に大きな酸化膜段差を
生じ、これを横ぎる配線の段切れを引起こすということ
が大きな問題となっている。またSiや下層配線等によっ
ても段差が生じ、段切れを引起こすことがある。従来、
製造上またパターン設計上、このトラブルをなくすべく
種々の工夫がなされてきているが、この段差による配線
状態をLSI製造過程中において、モニターすることは良
好なるLSIを製造する上において重要なことである。現
在、これを調べるためにわざわざチップの全領域につい
て顕微鏡により外観チェックする方法がとられている
が、これは多大の工数を必要とするという問題がある。
生じ、これを横ぎる配線の段切れを引起こすということ
が大きな問題となっている。またSiや下層配線等によっ
ても段差が生じ、段切れを引起こすことがある。従来、
製造上またパターン設計上、このトラブルをなくすべく
種々の工夫がなされてきているが、この段差による配線
状態をLSI製造過程中において、モニターすることは良
好なるLSIを製造する上において重要なことである。現
在、これを調べるためにわざわざチップの全領域につい
て顕微鏡により外観チェックする方法がとられている
が、これは多大の工数を必要とするという問題がある。
本発明の目的は、上記問題点を解決し、チップ内部配線
状態を少ない工数で正確にモニターするのに適した周辺
チェックパターンを設けた半導体装置を提供することに
ある。
状態を少ない工数で正確にモニターするのに適した周辺
チェックパターンを設けた半導体装置を提供することに
ある。
（問題点を解決するための手段） 本発明の半導体装置は、半導体チップに半導体素子を形
成するときに半導体層，酸化膜並びに下層配線等により
生ずる段差と同等の段差を有しかつほぼ長方形である溝
部を少なくとも１個前記半導体チップの周辺に設け、前
記溝部を横断する配線を設け、前記配線の両端に測定パ
ッドが設けられて成る周辺チェックパターンを含んで構
成される。
成するときに半導体層，酸化膜並びに下層配線等により
生ずる段差と同等の段差を有しかつほぼ長方形である溝
部を少なくとも１個前記半導体チップの周辺に設け、前
記溝部を横断する配線を設け、前記配線の両端に測定パ
ッドが設けられて成る周辺チェックパターンを含んで構
成される。
（実施例） 次に、本発明の実施例について説明する。
第１図（ａ），（ｂ）は本発明の一実施例の平面図及び
A-A′断面図である。
A-A′断面図である。
第１図（ａ），（ｂ）において、１は半導体基板あるい
は半導体基板上に形成されたエピタキシァル層などのよ
うな半導体層である。この半導体層１の表面に酸化膜，
窒化膜を設け、ホトリソグラフィーで選択除去し、残し
た窒化膜をマスクとして酸化するLOCOS法を用いて酸化
膜２を形成する。このとき、表面にほぼ長方形の溝部３
を形成するように窒化膜マスクのパターニングをしてお
く。
は半導体基板上に形成されたエピタキシァル層などのよ
うな半導体層である。この半導体層１の表面に酸化膜，
窒化膜を設け、ホトリソグラフィーで選択除去し、残し
た窒化膜をマスクとして酸化するLOCOS法を用いて酸化
膜２を形成する。このとき、表面にほぼ長方形の溝部３
を形成するように窒化膜マスクのパターニングをしてお
く。
この溝部３を横断するように、チェック用の配線４を設
け、その両端に測定パッド５を設ける。測定パッド５は
約50μｍ□程度のもので良い。また配線４は、長さは数
十〜数百μｍ、幅ａは数μｍ〜数十μｍ程度で良い。溝
部３の幅ｂはトランジスタのコレクタ幅と同程度で良
く、一般的に数μｍ〜数十μｍである。
け、その両端に測定パッド５を設ける。測定パッド５は
約50μｍ□程度のもので良い。また配線４は、長さは数
十〜数百μｍ、幅ａは数μｍ〜数十μｍ程度で良い。溝
部３の幅ｂはトランジスタのコレクタ幅と同程度で良
く、一般的に数μｍ〜数十μｍである。
上記のチェックパターンは、内部の実用素子において生
ずる段差を再現しているものであって、半導体チップの
周辺に設ける。従って、このチェックパターンにおける
配線の段切れの有無を調べることにより内部の実用素子
の配線の段切れをチェックすることができる。このチェ
ックは、配線４を顕微鏡で直視するか、または測定パッ
ド５に探針を立て、電流を流すことにより行われる。従
って、チップ全体の外観を顕微鏡でチェックする工数に
比べて、はるかに少ない工数で内部配線状態をチェック
できるという効果が得られる。
ずる段差を再現しているものであって、半導体チップの
周辺に設ける。従って、このチェックパターンにおける
配線の段切れの有無を調べることにより内部の実用素子
の配線の段切れをチェックすることができる。このチェ
ックは、配線４を顕微鏡で直視するか、または測定パッ
ド５に探針を立て、電流を流すことにより行われる。従
って、チップ全体の外観を顕微鏡でチェックする工数に
比べて、はるかに少ない工数で内部配線状態をチェック
できるという効果が得られる。
（発明の効果） 以上説明したように、本発明によれば、半導体チップの
内部配線状態を少ない工数で正確にモニターすることが
できる半導体装置が得られる。
内部配線状態を少ない工数で正確にモニターすることが
できる半導体装置が得られる。
第１図（ａ），（ｂ）は本発明の一実施例の平面図及び
断面図である。 １……半導体層、２……酸化膜、３……溝部、４……配
線、５……測定パッド。
断面図である。 １……半導体層、２……酸化膜、３……溝部、４……配
線、５……測定パッド。
Claims (1)
- 【請求項１】半導体チップに半導体素子を形成するとき
に半導体層，酸化膜並びに下層配線層等により生ずる段
差と同等の段差を有するパターンを前記半導体チップに
設け、前記パターンを横断する配線を設け、前記配線の
両端に測定パッドが設けられて成るチェックパターンを
含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059963A JPH0680669B2 (ja) | 1985-03-25 | 1985-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059963A JPH0680669B2 (ja) | 1985-03-25 | 1985-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61219154A JPS61219154A (ja) | 1986-09-29 |
| JPH0680669B2 true JPH0680669B2 (ja) | 1994-10-12 |
Family
ID=13128325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60059963A Expired - Lifetime JPH0680669B2 (ja) | 1985-03-25 | 1985-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680669B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683955A (en) * | 1979-12-13 | 1981-07-08 | Nec Corp | Manufacturing of semiconductor |
-
1985
- 1985-03-25 JP JP60059963A patent/JPH0680669B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61219154A (ja) | 1986-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0621188A (ja) | 半導体ウェハ | |
| JPS6113381B2 (ja) | ||
| JPH0773106B2 (ja) | 半導体装置の製造方法 | |
| JPH0680669B2 (ja) | 半導体装置 | |
| JPH058859B2 (ja) | ||
| JPS62106638A (ja) | 半導体ウエハ− | |
| JPH04365347A (ja) | 半導体チップにおけるモニタ装置用素子構造 | |
| JPS6159744A (ja) | 半導体装置 | |
| JP3093216B2 (ja) | 半導体装置及びその検査方法 | |
| JPH0514513Y2 (ja) | ||
| JP2855884B2 (ja) | 半導体装置 | |
| JPH0572748B2 (ja) | ||
| JPS6333665A (ja) | コンタクト抵抗測定パタ−ン | |
| JPH01225138A (ja) | 半導体集積回路装置の短絡モニタ | |
| JPH01198051A (ja) | 半導体集積回路 | |
| JP2665075B2 (ja) | 集積回路チェックパターンおよびそのチェック方法 | |
| JPH0496343A (ja) | 半導体装置 | |
| JP2933394B2 (ja) | 半導体素子の特性測定方法 | |
| JPS61237428A (ja) | 半導体装置の製造方法 | |
| JPH01265533A (ja) | 半導体装置の製造方法 | |
| JPH01117336A (ja) | 半導体装置の製造方法 | |
| JPH0314250A (ja) | 半導体装置 | |
| JPS6226178B2 (ja) | ||
| JPS61220364A (ja) | くし形ボンデイングパツド | |
| JPH03228345A (ja) | 半導体素子チップ及びその素子チップの検査方法 |