JPH058859B2 - - Google Patents
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- JPH058859B2 JPH058859B2 JP62055713A JP5571387A JPH058859B2 JP H058859 B2 JPH058859 B2 JP H058859B2 JP 62055713 A JP62055713 A JP 62055713A JP 5571387 A JP5571387 A JP 5571387A JP H058859 B2 JPH058859 B2 JP H058859B2
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- JP
- Japan
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- pad electrodes
- semiconductor element
- insulating film
- bonding
- leads
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- 239000004065 semiconductor Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 11
- 239000011295 pitch Substances 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はTAB法による半導体装置の製造方法
に関し、特に電極数が数百にも及ぶ大規模半導体
装置の製造方法に関する。
に関し、特に電極数が数百にも及ぶ大規模半導体
装置の製造方法に関する。
TAB法による半導体装置の製造方法ではテー
プ上のリード・ピツチが150μｍ以下にまで密に
なると隣接リード間の短絡確率が非常に高くな
る。この確率と上がる程度は例えばピツチ幅
220μｍの場合に比べると100倍以上である。ま
た、このようにリード・ピツチが150μｍ以下の
半導体集積回路装置ではパツド電極は300個を超
えるので標準規格35mm幅のテープにはこれに見合
うだけのテスト・パツト部が設けられない。従つ
て、従来のTAB法はリード・ピツチがこの限界
値を超えないものに対して実施される。
プ上のリード・ピツチが150μｍ以下にまで密に
なると隣接リード間の短絡確率が非常に高くな
る。この確率と上がる程度は例えばピツチ幅
220μｍの場合に比べると100倍以上である。ま
た、このようにリード・ピツチが150μｍ以下の
半導体集積回路装置ではパツド電極は300個を超
えるので標準規格35mm幅のテープにはこれに見合
うだけのテスト・パツト部が設けられない。従つ
て、従来のTAB法はリード・ピツチがこの限界
値を超えないものに対して実施される。
しかしながら、今日のように超LSI技術が晋辺
化して来ると電極数が300を超える半導体装置も
急速に数を増し新しいTAB法による製造技術の
確立が望まれている。すなわち、標準規格35mm幅
のテープ上に300本のリードを単列にパターン形
成したとするとそのピツチ間隔は数十μｍ程度と
密集するので隣接リード間が短絡し実用に供し得
ないものとなる。これを解決する一つの手段はテ
ープ幅を例えば70mm幅に拡げることである。この
ようにしてTABテープ幅を２倍とすることによ
りリード・ピツチ幅は限界値の150μｍを僅かに
超える程度にまで改善できることとなる。
化して来ると電極数が300を超える半導体装置も
急速に数を増し新しいTAB法による製造技術の
確立が望まれている。すなわち、標準規格35mm幅
のテープ上に300本のリードを単列にパターン形
成したとするとそのピツチ間隔は数十μｍ程度と
密集するので隣接リード間が短絡し実用に供し得
ないものとなる。これを解決する一つの手段はテ
ープ幅を例えば70mm幅に拡げることである。この
ようにしてTABテープ幅を２倍とすることによ
りリード・ピツチ幅は限界値の150μｍを僅かに
超える程度にまで改善できることとなる。
しかし、テープ幅を変更すると言うことはボン
デイング装置その他のツール全般も新らたに開発
することを意味し、また、テスト・パツド部の形
成余地の拡大も多くは臨めないので最良の手段と
は言うことはできない。
デイング装置その他のツール全般も新らたに開発
することを意味し、また、テスト・パツド部の形
成余地の拡大も多くは臨めないので最良の手段と
は言うことはできない。
本発明の目的は、上記の情況に鑑み、数百個の
パツド電極を有する半導体装置のテープ幅を変更
することなくTAB法で製造し得る半導体装置の
製造方法を提供することである。
パツド電極を有する半導体装置のテープ幅を変更
することなくTAB法で製造し得る半導体装置の
製造方法を提供することである。
本発明によれば半導体装置の製造方法は、パツ
ド電極を半導体基板の周辺部に千鳥状に配置する
半導体素子と内部リードを前記半導体素子の千鳥
状に配置されるパツド電極の外側配列および内側
配列にそれぞれ合わせ開口部内への突出しリード
長を“短”および“長”の異なる長さに設定して
テスト用パツド部と共にそれぞれパターン形成す
る第１および第２の絶縁性フイルム・リードフレ
ームをそれぞれ用意する３つの準備工程と、前記
半導体素子上に前記第１の絶縁性フイルム・リー
ドフレームを内部リードのパターン形成面を下に
して載置し前記開口部内において内部リードの突
出し先端部と前記半導体素子の外側配列パツド電
極とをそれぞれボンデイング接続する第１のボン
デイング工程と、前記第１のボンデイング工程終
了後において前記第１の絶縁性フイルム・リード
フレーム上に前記第２の絶縁性フイルム・リード
フレームを内部リードのパターン形成面を上にし
て接着し前記開口部内において内部リードの突出
し先端部と前記半導体素子の内側配列パツド電極
とをそれぞれボンデイング接続する第２のボンデ
イング工程とを含む。
ド電極を半導体基板の周辺部に千鳥状に配置する
半導体素子と内部リードを前記半導体素子の千鳥
状に配置されるパツド電極の外側配列および内側
配列にそれぞれ合わせ開口部内への突出しリード
長を“短”および“長”の異なる長さに設定して
テスト用パツド部と共にそれぞれパターン形成す
る第１および第２の絶縁性フイルム・リードフレ
ームをそれぞれ用意する３つの準備工程と、前記
半導体素子上に前記第１の絶縁性フイルム・リー
ドフレームを内部リードのパターン形成面を下に
して載置し前記開口部内において内部リードの突
出し先端部と前記半導体素子の外側配列パツド電
極とをそれぞれボンデイング接続する第１のボン
デイング工程と、前記第１のボンデイング工程終
了後において前記第１の絶縁性フイルム・リード
フレーム上に前記第２の絶縁性フイルム・リード
フレームを内部リードのパターン形成面を上にし
て接着し前記開口部内において内部リードの突出
し先端部と前記半導体素子の内側配列パツド電極
とをそれぞれボンデイング接続する第２のボンデ
イング工程とを含む。
すなわち、本発明によれば、TABテープの絶
縁性フイルム・リードフレームは一つの半導体素
子に対して２枚用意され、また、半導体素子上の
パツド電極は千鳥状に内側および外側の２つに分
たれて配列される。ここで、２つのフイルム・リ
ードフレームには半導体素子の内側および外側配
列の各パツド電極に合わせて位置、ピツチ間隔お
よび開口部内への突出し長をそれぞれ設定した内
部リードがテスト用パツド部と共にパターン形成
され、まず、最初は外側配列ついで内側配列の順
序で２段階に分けてパツド電極と内部リード間が
ボンデイング接続される。
縁性フイルム・リードフレームは一つの半導体素
子に対して２枚用意され、また、半導体素子上の
パツド電極は千鳥状に内側および外側の２つに分
たれて配列される。ここで、２つのフイルム・リ
ードフレームには半導体素子の内側および外側配
列の各パツド電極に合わせて位置、ピツチ間隔お
よび開口部内への突出し長をそれぞれ設定した内
部リードがテスト用パツド部と共にパターン形成
され、まず、最初は外側配列ついで内側配列の順
序で２段階に分けてパツド電極と内部リード間が
ボンデイング接続される。
〔作用〕
このようにパツド電極は半導体素子上で配列が
２分され、配列毎にそれぞれ異なるフイルム上の
リードと接続されることになるので、フイルム上
のリード・ピツチは単純計算によつても１枚フイ
ルムを使用した場合の２倍幅に拡張される。ま
た、テスト用パツド部の形成可能面積も２倍とな
るのでパツド電極数に対応した必要数のテスト用
パツド部を余裕を以つて設けることが可能とな
る。また、フイルム幅も従来の規格幅35mmをその
まま使用するこができ変更を要しないのでボンデ
イング装置その他のツールを新らたに開発する必
要も生じない。以下図面を参照して本発明を詳細
に説明する。
２分され、配列毎にそれぞれ異なるフイルム上の
リードと接続されることになるので、フイルム上
のリード・ピツチは単純計算によつても１枚フイ
ルムを使用した場合の２倍幅に拡張される。ま
た、テスト用パツド部の形成可能面積も２倍とな
るのでパツド電極数に対応した必要数のテスト用
パツド部を余裕を以つて設けることが可能とな
る。また、フイルム幅も従来の規格幅35mmをその
まま使用するこができ変更を要しないのでボンデ
イング装置その他のツールを新らたに開発する必
要も生じない。以下図面を参照して本発明を詳細
に説明する。
第１図は本発明の一実施例を示す製造工程図で
ある。本実施例によれば、半導体基板の周辺部外
側配列および内側配列に２分してパツド電極を２
ａ，２ｂ……，３ａ，３ｂ……の如く千鳥状配置
した半導体素子１と、半導体素子１の外側配列パ
ツド電極２ａ，２ｂ……に合わせ開口部４ａへの
突出しリード長を“短”に設定した内部リードを
テスト用パツド部５と共にパターン形成した第１
の絶縁性フイルム・リードフレーム６と、同じく
半導体素子１の内側配列パツド電極３ａ，３ｂ…
…に合わせ開口部４ｂへの突出しリード長を
“長”に設定した内部リードをテスト用パツド部
７と共にパターン形成した第２の絶縁性フイル
ム・リードフレーム８とがまず準備される。ここ
で、半導体素子１上には第１の絶縁性フイルム・
リードフレーム６がまず最初載置され、半導体素
子１の外側配列のパツド電極２ａ，２ｂ，……と
内部リードとが開口部４ａ内においてそれぞれが
ボンデイング接続される。図中の点線は接続され
るべきパツド電極と内部リードの相互位置の一例
をそれぞれ示している。この第１のボンデイング
工程では第１の絶縁性フイルム・リードフレーム
６を内部リードのパターン形成面が下側に来るよ
うに載置する。従つて、ボンデイング完了後では
テスト用パツド部５は半導体素子１の裏面側に現
われるようになる。第１のボンデイング工程終了
後、この上に第２の絶縁性フイルム・リードフレ
ーム８が開口部４ａ，４ｂ同志が一致するように
重ねられ、内側配列のパツド電極３ａ，３ｂ，…
…の内部リードとが同じく開口部４ｂ内でそれぞ
れボンデイング接続される。図中の点線は接続さ
れるべきパツド電極と内部リードの相互位置の一
例を示したものである。この第２のボンデイング
工程では第２の絶縁性フイルム・リードフレーム
８を内部リードのパターン形成面が上側に来るよ
うに接着する。従つて、ボンデイング完了後では
テスト用パツド部７は半導体素子１の上面と同じ
向きに現われるようになる。
ある。本実施例によれば、半導体基板の周辺部外
側配列および内側配列に２分してパツド電極を２
ａ，２ｂ……，３ａ，３ｂ……の如く千鳥状配置
した半導体素子１と、半導体素子１の外側配列パ
ツド電極２ａ，２ｂ……に合わせ開口部４ａへの
突出しリード長を“短”に設定した内部リードを
テスト用パツド部５と共にパターン形成した第１
の絶縁性フイルム・リードフレーム６と、同じく
半導体素子１の内側配列パツド電極３ａ，３ｂ…
…に合わせ開口部４ｂへの突出しリード長を
“長”に設定した内部リードをテスト用パツド部
７と共にパターン形成した第２の絶縁性フイル
ム・リードフレーム８とがまず準備される。ここ
で、半導体素子１上には第１の絶縁性フイルム・
リードフレーム６がまず最初載置され、半導体素
子１の外側配列のパツド電極２ａ，２ｂ，……と
内部リードとが開口部４ａ内においてそれぞれが
ボンデイング接続される。図中の点線は接続され
るべきパツド電極と内部リードの相互位置の一例
をそれぞれ示している。この第１のボンデイング
工程では第１の絶縁性フイルム・リードフレーム
６を内部リードのパターン形成面が下側に来るよ
うに載置する。従つて、ボンデイング完了後では
テスト用パツド部５は半導体素子１の裏面側に現
われるようになる。第１のボンデイング工程終了
後、この上に第２の絶縁性フイルム・リードフレ
ーム８が開口部４ａ，４ｂ同志が一致するように
重ねられ、内側配列のパツド電極３ａ，３ｂ，…
…の内部リードとが同じく開口部４ｂ内でそれぞ
れボンデイング接続される。図中の点線は接続さ
れるべきパツド電極と内部リードの相互位置の一
例を示したものである。この第２のボンデイング
工程では第２の絶縁性フイルム・リードフレーム
８を内部リードのパターン形成面が上側に来るよ
うに接着する。従つて、ボンデイング完了後では
テスト用パツド部７は半導体素子１の上面と同じ
向きに現われるようになる。
第２図は上記製造工程により得られる半導体装
置の断面図である。第２図から明らかなように内
部リードはパツド電極の千鳥状配置に伴なつて２
つの絶縁性フイルム・リードフレーム６および８
にほぼ等分に配置形成されるのでそれぞれのピツ
チ間隔を余裕を以つて150μｍ以上に拡げること
ができる。また、テスト用パツド部５および７を
リードフレーム６および８の上下に余裕を以つて
必要数設けることができ必要に応じ上下双方から
同時に電気特性のテストを行ない得るので検査工
程を迅速に完了せしめることができる。
置の断面図である。第２図から明らかなように内
部リードはパツド電極の千鳥状配置に伴なつて２
つの絶縁性フイルム・リードフレーム６および８
にほぼ等分に配置形成されるのでそれぞれのピツ
チ間隔を余裕を以つて150μｍ以上に拡げること
ができる。また、テスト用パツド部５および７を
リードフレーム６および８の上下に余裕を以つて
必要数設けることができ必要に応じ上下双方から
同時に電気特性のテストを行ない得るので検査工
程を迅速に完了せしめることができる。
以上詳細に説明したように、本発明によればパ
ツド電極数が数百個に及ぶ場合でも35mmの規格幅
のフイルム・リードフレームを用い内部リード間
の短絡事故を生じることなく半導体装置をTAB
法により容易に製造することができるので、高集
積度半導体装置の量産化に顕著なる効果をあげる
ことができる。
ツド電極数が数百個に及ぶ場合でも35mmの規格幅
のフイルム・リードフレームを用い内部リード間
の短絡事故を生じることなく半導体装置をTAB
法により容易に製造することができるので、高集
積度半導体装置の量産化に顕著なる効果をあげる
ことができる。
第１図は本発明の一実施例を示す製造工程図、
第２図は上記製造工程により得られる半導体装置
の断面図である。 １……半導体素子、２ａ，２ｂ，……外側配列
パツド電極、３ａ，３ｂ，……内側配列パツド電
極、４ａ，４ｂ，……開口部、５，７……テスト
用パツド部、６……第１の絶縁性フイルム・リー
ドフレーム、８……第２の絶縁性フイルム・リー
ドフレーム。
第２図は上記製造工程により得られる半導体装置
の断面図である。 １……半導体素子、２ａ，２ｂ，……外側配列
パツド電極、３ａ，３ｂ，……内側配列パツド電
極、４ａ，４ｂ，……開口部、５，７……テスト
用パツド部、６……第１の絶縁性フイルム・リー
ドフレーム、８……第２の絶縁性フイルム・リー
ドフレーム。
Claims (1)
- １ パツド電極を半導体基板の周辺部に千鳥状に
配置する半導体素子と内部リードを前記半導体素
子の千鳥状に配置されるパツド電極の外側配列お
よび内側配列にそれぞれ合わせ開口部内への突出
しリード長を“短”および“長”の異なる長さに
設定してテスト用パツド部と共にそれぞれパター
ン形成する第１および第２の絶縁性フイルム・リ
ードフレームをそれぞれ用意する３つの準備工程
と、前記半導体素子上に前記第１の絶縁性フイル
ム・リードフレームを内部リードのパターン形成
面を下にして載置し前記開口部内において内部リ
ードの突出し先端部と前記半導体素子の外側配列
パツド電極とをそれぞれボンデイング接続する第
１のボンデイング工程と、前記第１のボンデイン
グ工程終了後において前記第１の絶縁性フイル
ム・リードフレーム上に前記第２の絶縁性フイル
ム・リードフレームを内部リードのパターン形成
面を上にして接着し前記開口部内において内部リ
ードの突出し先端部と前記半導体素子の内側配列
パツド電極とをそれぞれボンデイング接続する第
２のボンデイング工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055713A JPS63221635A (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055713A JPS63221635A (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221635A JPS63221635A (ja) | 1988-09-14 |
| JPH058859B2 true JPH058859B2 (ja) | 1993-02-03 |
Family
ID=13006516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055713A Granted JPS63221635A (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63221635A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912547A (en) * | 1989-01-30 | 1990-03-27 | International Business Machines Corporation | Tape bonded semiconductor device |
| JP2751578B2 (ja) * | 1990-06-15 | 1998-05-18 | 松下電器産業株式会社 | 半導体部品の実装体 |
| US5173763A (en) * | 1991-02-11 | 1992-12-22 | International Business Machines Corporation | Electronic packaging with varying height connectors |
| US5266520A (en) * | 1991-02-11 | 1993-11-30 | International Business Machines Corporation | Electronic packaging with varying height connectors |
| JPH04348048A (ja) * | 1991-05-24 | 1992-12-03 | Nec Corp | 半導体装置 |
| US5452511A (en) * | 1993-11-04 | 1995-09-26 | Chang; Alexander H. C. | Composite lead frame manufacturing method |
-
1987
- 1987-03-10 JP JP62055713A patent/JPS63221635A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63221635A (ja) | 1988-09-14 |
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