JPS58202503A - 厚膜抵抗体の製造方法 - Google Patents
厚膜抵抗体の製造方法Info
- Publication number
- JPS58202503A JPS58202503A JP57085017A JP8501782A JPS58202503A JP S58202503 A JPS58202503 A JP S58202503A JP 57085017 A JP57085017 A JP 57085017A JP 8501782 A JP8501782 A JP 8501782A JP S58202503 A JPS58202503 A JP S58202503A
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- JP
- Japan
- Prior art keywords
- thick film
- film resistor
- resistor
- thin film
- thick
- Prior art date
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- Pending
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- Apparatuses And Processes For Manufacturing Resistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、精度が良く、かつ微少面積の抵抗体に適した
厚膜抵抗体の製造方法に関する。
厚膜抵抗体の製造方法に関する。
スクリーン印刷等によって作成される厚膜抵抗体１は、
従来、第１図に示すように厚膜印刷による導体端子２を
用いていたが、パターン精度、端部ダレ、焼成による焼
き縮み、抵抗体・導体境界での相互混入、抵抗ペースト
のロット間ばらつき等によって精度良く抵抗体を形成す
ることができなかった。精度を上げるためには、端部乱
れを無視できるほどに面積を大きくするか、第２図圧示
すようにトリミング３を施すか、あるいは第３図に示す
ように１．５Ｘ２．５ｉｉ＋程度のスペースを必要とす
る薄膜・厚膜のチップ抵抗器を使用する他なかった。つ
まり従来のトリミング、チップ抵抗器の使用は、工数・
価格の増大を招き、また、トリミングは雑音発生の増加
を招く等の欠点を有していた。
従来、第１図に示すように厚膜印刷による導体端子２を
用いていたが、パターン精度、端部ダレ、焼成による焼
き縮み、抵抗体・導体境界での相互混入、抵抗ペースト
のロット間ばらつき等によって精度良く抵抗体を形成す
ることができなかった。精度を上げるためには、端部乱
れを無視できるほどに面積を大きくするか、第２図圧示
すようにトリミング３を施すか、あるいは第３図に示す
ように１．５Ｘ２．５ｉｉ＋程度のスペースを必要とす
る薄膜・厚膜のチップ抵抗器を使用する他なかった。つ
まり従来のトリミング、チップ抵抗器の使用は、工数・
価格の増大を招き、また、トリミングは雑音発生の増加
を招く等の欠点を有していた。
本発明は、上記の欠点を解決するもので、微少面積の抵
抗体を得る場合でも、トリミング等の煩雑な工程を必要
とせずに比較的高精度の厚膜抵抗体を得る事のできる製
造方法を提供することを目的とする。
抗体を得る場合でも、トリミング等の煩雑な工程を必要
とせずに比較的高精度の厚膜抵抗体を得る事のできる製
造方法を提供することを目的とする。
本発明は基体表面に蒸着により薄膜導体を設けた後、フ
ォトエツチングにより薄膜導体端子全成形する工程と１
、前記薄膜導体端子間に厚膜抵抗部を形成する工程とを
具備した厚膜抵抗体の製造方法であシ、さらに前記厚膜
抵抗部の周辺に厚膜抵抗部の広が）防止用結晶化絶縁体
を設ける工程を具備する事により優れた厚膜抵抗体が容
易に得られるとＡうものである。
ォトエツチングにより薄膜導体端子全成形する工程と１
、前記薄膜導体端子間に厚膜抵抗部を形成する工程とを
具備した厚膜抵抗体の製造方法であシ、さらに前記厚膜
抵抗部の周辺に厚膜抵抗部の広が）防止用結晶化絶縁体
を設ける工程を具備する事により優れた厚膜抵抗体が容
易に得られるとＡうものである。
つまり本発明方法においてはまず、基体表面に薄膜導体
端子として焼成可能な導体材料（例えば’Ｔ’ｉ ／Ｎ
ｉ ／Ａｕ）ｔ−蒸着し フォト・エツチングプロセス
（以下ｐｇｐ’）によって端子形状にパターンニングす
る。次に必要に応じ厚膜抵抗部が印刷されるべき場所に
窓を開けた穴をもたせて絶縁層全印刷し、焼成し広がり
防止用種晶化絶縁体を得る。
端子として焼成可能な導体材料（例えば’Ｔ’ｉ ／Ｎ
ｉ ／Ａｕ）ｔ−蒸着し フォト・エツチングプロセス
（以下ｐｇｐ’）によって端子形状にパターンニングす
る。次に必要に応じ厚膜抵抗部が印刷されるべき場所に
窓を開けた穴をもたせて絶縁層全印刷し、焼成し広がり
防止用種晶化絶縁体を得る。
なおこの広がり防止用結晶化絶縁体は焼成後納晶化し、
以後軟化しない。次に厚膜抵抗部を同様にスクリーン印
刷し、焼成する。なお厚膜抵抗部のオ科となる抵抗ペー
ストのロット間ばらつきに対しては、ＰｇＰノζおける
フォトマスク″Ｃ数種類用意して、薄膜導体端子の形状
を変化させることによって補正する。
以後軟化しない。次に厚膜抵抗部を同様にスクリーン印
刷し、焼成する。なお厚膜抵抗部のオ科となる抵抗ペー
ストのロット間ばらつきに対しては、ＰｇＰノζおける
フォトマスク″Ｃ数種類用意して、薄膜導体端子の形状
を変化させることによって補正する。
上記の如き本発明方法により得た厚膜抵抗体では以下の
如き効果を有する。
如き効果を有する。
１ 精度が良い。（ロット内±２係）
２、数回の焼成を経ても抵抗変化が少なく、多層配線基
板に対して非常に有用である。
板に対して非常に有用である。
３、寸法（面積）を小さくする事が容易である。
（抵抗体部分： ：３７５Ｘ５００μｍ）４、ＩＣのプ
ルアップ、ラッチアップ防止等、同一抵抗値で精度の要
求されない箇所が多数ある場合には非常に有用。この場
合、厚膜抵抗体をＩＣチップのダイパッド・ポンディン
グパッド間に置くことによって、新たに抵抗体用のスペ
ースを設ける必要がない。
ルアップ、ラッチアップ防止等、同一抵抗値で精度の要
求されない箇所が多数ある場合には非常に有用。この場
合、厚膜抵抗体をＩＣチップのダイパッド・ポンディン
グパッド間に置くことによって、新たに抵抗体用のスペ
ースを設ける必要がない。
第４図に本発明方法により得た厚膜抵抗体の平面図を、
第５図に断面図をそれぞれ示す。第６図には本発明に係
る厚膜抵抗体の作成プロセス例を示す。図中４はアルミ
ナ等からなる絶縁基体であり、この表面に焼成可能な導
体層（−例としてはＴｉ／Ｎｉ／Ａｕ３層）を蒸着し、
ＰＥＰにて薄膜導体端子５の形状を成形し、焼成する。
第５図に断面図をそれぞれ示す。第６図には本発明に係
る厚膜抵抗体の作成プロセス例を示す。図中４はアルミ
ナ等からなる絶縁基体であり、この表面に焼成可能な導
体層（−例としてはＴｉ／Ｎｉ／Ａｕ３層）を蒸着し、
ＰＥＰにて薄膜導体端子５の形状を成形し、焼成する。
次に必要に応じ厚膜抵抗部７に対応する部分に窓を持っ
た絶縁層を印刷・焼成し広がり防止用結晶化絶縁体６を
得る。次に厚膜抵抗部７を印刷・焼成する。効果として
は、薄膜をＰＥＰにて端子形状に作成しているため、寸
法精度が高く、また、厚膜端子のように導体・抵抗体間
相互混入が無く、また、結晶化絶縁層による広がり防止
効果も加わって、抵抗精度が高く、数回の焼成を経ても
抵抗変化がほとんど無く、また、印刷時の位置合せのず
れも生じにくい。
た絶縁層を印刷・焼成し広がり防止用結晶化絶縁体６を
得る。次に厚膜抵抗部７を印刷・焼成する。効果として
は、薄膜をＰＥＰにて端子形状に作成しているため、寸
法精度が高く、また、厚膜端子のように導体・抵抗体間
相互混入が無く、また、結晶化絶縁層による広がり防止
効果も加わって、抵抗精度が高く、数回の焼成を経ても
抵抗変化がほとんど無く、また、印刷時の位置合せのず
れも生じにくい。
第７図に他の実施例を示す。第８図はその断面図である
。これは上記実施例において広がり防止用結晶化絶縁体
を得る工程を除き、かつ寸法をさらに小さくしたもので
ある。なお焼成可能な薄膜導体、端子５の上に厚膜抵抗
部７ｆ、印刷、焼成することにより作成する。厚膜抵抗
部７は２００Ｘ２００μｍと非常に小さく、第９図に示
すように、プルアップ等精度の要求されない用途では、
ＩＣチップ８とポンディングパッド９間、あるいはポン
ディングパッド９相互間の空きスペースに組み込むこと
ができる。１０はボンディングワイヤーである。
。これは上記実施例において広がり防止用結晶化絶縁体
を得る工程を除き、かつ寸法をさらに小さくしたもので
ある。なお焼成可能な薄膜導体、端子５の上に厚膜抵抗
部７ｆ、印刷、焼成することにより作成する。厚膜抵抗
部７は２００Ｘ２００μｍと非常に小さく、第９図に示
すように、プルアップ等精度の要求されない用途では、
ＩＣチップ８とポンディングパッド９間、あるいはポン
ディングパッド９相互間の空きスペースに組み込むこと
ができる。１０はボンディングワイヤーである。
第１０図はプロセスの順序を変えた他の実施例である。
厚膜抵抗部７全印刷、焼成した後、−薄膜導体端子５を
蒸着−→ＰＤＰにて形成１−１短時間焼成することによ
って作成する。この方式は長時間焼成には耐えられない
が、抵抗値測定後、薄膜導体端子ｉ ＰＥＰにてトリミ
ングできる利点がある。この場合、第２図に示した抵抗
体のトリミング３と異なり、雑音の増加はない。
蒸着−→ＰＤＰにて形成１−１短時間焼成することによ
って作成する。この方式は長時間焼成には耐えられない
が、抵抗値測定後、薄膜導体端子ｉ ＰＥＰにてトリミ
ングできる利点がある。この場合、第２図に示した抵抗
体のトリミング３と異なり、雑音の増加はない。
第１図は厚膜導体端子を用いた厚膜抵抗体の斜視図、第
２図はトリミング図、第３図はチップ抵抗器の斜視図、
第４図は薄膜導体端子を用いた厚膜抵抗体の平面図、第
５図は薄膜導体端子を用いた厚膜抵抗体の断面図、第６
図は本発明に係る製造工程図、第７図、第８図、第１０
図は本発明方法を用いた厚膜抵抗体の平面図及び断面図
、第９図は空きスペースに組込んだ厚膜抵抗体の説明図
。 ５ 薄膜導体端子 ６ ・厚膜抵抗体の広がり防止用結晶化絶縁体７ 厚膜
抵抗部 （７３１７） 代理人 弁理士 則 近 憲 佑 （
ほか１名）１１１ ／７１ 第１図 第２図 第３図 第７図 第８図 第１Ｏ図 第９図 ワ
２図はトリミング図、第３図はチップ抵抗器の斜視図、
第４図は薄膜導体端子を用いた厚膜抵抗体の平面図、第
５図は薄膜導体端子を用いた厚膜抵抗体の断面図、第６
図は本発明に係る製造工程図、第７図、第８図、第１０
図は本発明方法を用いた厚膜抵抗体の平面図及び断面図
、第９図は空きスペースに組込んだ厚膜抵抗体の説明図
。 ５ 薄膜導体端子 ６ ・厚膜抵抗体の広がり防止用結晶化絶縁体７ 厚膜
抵抗部 （７３１７） 代理人 弁理士 則 近 憲 佑 （
ほか１名）１１１ ／７１ 第１図 第２図 第３図 第７図 第８図 第１Ｏ図 第９図 ワ
Claims (1)
- 【特許請求の範囲】 （リ 基体表面に蒸着によ如薄膜導体を設けた後、フォ
トエツチングにより薄膜導体端子を成形する工程と、前
記薄膜導体端子間に厚膜抵抗部を形成する工程とを具備
した事を特徴とした厚膜抵抗体の製造方法。 （２、特許請求の範囲第１項において、厚膜抵抗部の周
辺に厚膜抵抗部の広がり防止用結晶化絶縁体を設ける工
程を具備した事を特徴とする厚膜抵抗体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085017A JPS58202503A (ja) | 1982-05-21 | 1982-05-21 | 厚膜抵抗体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085017A JPS58202503A (ja) | 1982-05-21 | 1982-05-21 | 厚膜抵抗体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58202503A true JPS58202503A (ja) | 1983-11-25 |
Family
ID=13846963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085017A Pending JPS58202503A (ja) | 1982-05-21 | 1982-05-21 | 厚膜抵抗体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58202503A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193102A (ja) * | 1986-02-19 | 1987-08-25 | 松下電工株式会社 | セラミツク配線基板の製法 |
-
1982
- 1982-05-21 JP JP57085017A patent/JPS58202503A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193102A (ja) * | 1986-02-19 | 1987-08-25 | 松下電工株式会社 | セラミツク配線基板の製法 |
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