JPS63221635A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63221635A JPS63221635A JP62055713A JP5571387A JPS63221635A JP S63221635 A JPS63221635 A JP S63221635A JP 62055713 A JP62055713 A JP 62055713A JP 5571387 A JP5571387 A JP 5571387A JP S63221635 A JPS63221635 A JP S63221635A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000007261 regionalization Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
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- 238000007689 inspection Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔成業上の利用分野〕
本発明はＴＡＢ法による半導体装置の製造方法に関し、
特に電電数が数百にも及ぶ大規模半導体装置の製造方法
に関する。
特に電電数が数百にも及ぶ大規模半導体装置の製造方法
に関する。
ＴＡＢ法による半導体装置の製造方法ではテープ上のリ
ード・ピッチが１５０μｍ以下にまで密になると隣接リ
ード間の短絡確率が非常に轟くなる。
ード・ピッチが１５０μｍ以下にまで密になると隣接リ
ード間の短絡確率が非常に轟くなる。
この確率の上がる程度は例えばピッチ１１４２２０μｍ
の場合に比べると１００倍以上である。また、このよう
にリード・ピッチが１５０μｍ以下の半導体集積回路装
置ではパッド電極は３００個を超えるので標準規格３５
朋幅のテープにはこれに見合うだけのテスト・パッド部
が設けられない、従って。
の場合に比べると１００倍以上である。また、このよう
にリード・ピッチが１５０μｍ以下の半導体集積回路装
置ではパッド電極は３００個を超えるので標準規格３５
朋幅のテープにはこれに見合うだけのテスト・パッド部
が設けられない、従って。
従来のＴＡＢ法にり−ド・ピッチがこの限界値を超えな
いものに対して実施される。
いものに対して実施される。
しかしながら、今日のように超ＬＳＩ技術が晋辺化して
来ると電極数が３００ｔ−超える半導体装置も急速に数
を増し新しいＴＡＢ法による製造技術の確立が望まれて
いる。すなわち、標準規格３５龍幅のテープ上に３００
本のリードを単列にバトン形成したとするとそのピッチ
間隔は数十μｍ程度と密集するので隣接リード間が短絡
し実用に供し得ないものとなる。？−れｔ−解決する一
つの手段はテープ１１１１！ヲ例えば７０關幅に拡げる
ことである。
来ると電極数が３００ｔ−超える半導体装置も急速に数
を増し新しいＴＡＢ法による製造技術の確立が望まれて
いる。すなわち、標準規格３５龍幅のテープ上に３００
本のリードを単列にバトン形成したとするとそのピッチ
間隔は数十μｍ程度と密集するので隣接リード間が短絡
し実用に供し得ないものとなる。？−れｔ−解決する一
つの手段はテープ１１１１！ヲ例えば７０關幅に拡げる
ことである。
このようにＴＡＢテープ幅を２倍とすることにエフリー
ド・ピッチ幅は限界匝の１５０μｍを僅かに超える程度
にまで改善できることとなる。
ド・ピッチ幅は限界匝の１５０μｍを僅かに超える程度
にまで改善できることとなる。
しかし、テープ幅金変吏すると言うことはボンディング
装置その他のツール全般も新らたに開発することを意味
し、また、テスト−パッド部の形成余地の拡大も多くは
望めないので最良の手段とは言うことはできない。
装置その他のツール全般も新らたに開発することを意味
し、また、テスト−パッド部の形成余地の拡大も多くは
望めないので最良の手段とは言うことはできない。
本発明の目的は、上記の情況に鑑み、数百側のパッド電
極を有する半導体装置全テープ幅を変更することなくＴ
ＡＢ法で製造し得る半導体装置の製造方法を提供するこ
とである。
極を有する半導体装置全テープ幅を変更することなくＴ
ＡＢ法で製造し得る半導体装置の製造方法を提供するこ
とである。
本発明によれば半導体装置のｊｌ！遣方法は、パッド電
＆１−半導体基板の周辺部に千鳥状に配置する半導体素
子と内部リードを前記半導体素子の千鳥状に配置される
パッド電極の外側配列および内側配列にそれぞれ合わせ
開口部内への突出しリード長を１短”および１艮”の異
なる長さに設定してテスト用パッド部と共にそれぞｎパ
ターン形成する第１および第２の絶縁性フィルム・リー
ドフレームをそれぞれ用意する３つの準備工程と、前記
半導体素子上に前記第１の絶縁性フィルム・リードフレ
ームを内部リードのパターン形成面を下にして載置し前
記開口部内において内部リードの突出し先端部と前記半
導体素子の外側配列パッド電極とをそれぞれボンディン
グ接続する第１のボンディング工程と、前記第１のボン
ディング工程終了後において前記第１の絶縁性フィルム
拳リードフレーム上に前記第２の絶縁性フィルム・リー
ドフレームを内部リードのパターン形成面を上にして接
着し前記開口部内において内部リードの突出し先端部と
前記半導体素子の内側配列パッド電憧とをそれぞれボン
ディング接続する第２のボンディング工程とを含む。
＆１−半導体基板の周辺部に千鳥状に配置する半導体素
子と内部リードを前記半導体素子の千鳥状に配置される
パッド電極の外側配列および内側配列にそれぞれ合わせ
開口部内への突出しリード長を１短”および１艮”の異
なる長さに設定してテスト用パッド部と共にそれぞｎパ
ターン形成する第１および第２の絶縁性フィルム・リー
ドフレームをそれぞれ用意する３つの準備工程と、前記
半導体素子上に前記第１の絶縁性フィルム・リードフレ
ームを内部リードのパターン形成面を下にして載置し前
記開口部内において内部リードの突出し先端部と前記半
導体素子の外側配列パッド電極とをそれぞれボンディン
グ接続する第１のボンディング工程と、前記第１のボン
ディング工程終了後において前記第１の絶縁性フィルム
拳リードフレーム上に前記第２の絶縁性フィルム・リー
ドフレームを内部リードのパターン形成面を上にして接
着し前記開口部内において内部リードの突出し先端部と
前記半導体素子の内側配列パッド電憧とをそれぞれボン
ディング接続する第２のボンディング工程とを含む。
すなわち、本発明によれば、ＴＡＢテープの絶縁性フィ
ルム・リードフレームは一つの半導体素子に対して２枚
用意され、また、半導体素子上のパッド電極は千鳥状に
内側および外側の２つに分たれて配列される。ここで、
２つのフィルム・リードフレームには半導体素子の内側
および外側配列の各パッド電極に合わせて位置、ピッチ
間隔および開口部内への突出し長をそれぞｎ設定した内
部リードがテスト用パッド部と共にパターン形成され、
まず、最初は外側配列ついで内側配列の順序で２段階に
分けてパッド電極と内部リード間がボンディング接続さ
れる。
ルム・リードフレームは一つの半導体素子に対して２枚
用意され、また、半導体素子上のパッド電極は千鳥状に
内側および外側の２つに分たれて配列される。ここで、
２つのフィルム・リードフレームには半導体素子の内側
および外側配列の各パッド電極に合わせて位置、ピッチ
間隔および開口部内への突出し長をそれぞｎ設定した内
部リードがテスト用パッド部と共にパターン形成され、
まず、最初は外側配列ついで内側配列の順序で２段階に
分けてパッド電極と内部リード間がボンディング接続さ
れる。
このようにパッド電極は半導体素子上で配列が２分され
、配列毎にそれぞれ異なるフィルム上のリードと接続さ
れることになるので、フィルム上のリード・ピッチは単
純計算によっても１枚フィルムを使用した場合の２倍幅
に拡張される。また。
、配列毎にそれぞれ異なるフィルム上のリードと接続さ
れることになるので、フィルム上のリード・ピッチは単
純計算によっても１枚フィルムを使用した場合の２倍幅
に拡張される。また。
テスト用パッド部の形成可能面積も２倍となるのでパッ
ド電極数に対応した必要数のテスト用パッド部を余裕を
以って設けることが可能となる。また、フィルム幅も従
来の規格幅３５０會そのまま使用することができ変更ｔ
″要しないのでボンディング装置その他のツールを新ら
九に開発する必要も生じない、以下図面を参照して本発
明の詳細な説明する。
ド電極数に対応した必要数のテスト用パッド部を余裕を
以って設けることが可能となる。また、フィルム幅も従
来の規格幅３５０會そのまま使用することができ変更ｔ
″要しないのでボンディング装置その他のツールを新ら
九に開発する必要も生じない、以下図面を参照して本発
明の詳細な説明する。
第１図ａ不発明の一実施例を示す製造工程図である０本
実施例によれば、半導体基板の周辺部外側配列および内
側配列に２分してパッド電極’ｃ ２ａ ｅ２ｂ・・・
・・・ｅａａ＊３ｂ・・・・・・の如く千鳥状配置した
半導体素子ｌと、半導体素子１の外側配列パッド電極２
ａ＊２ｂ・・・・・・に合わせ開口部４ａへの突出しリ
ード長を１短”に設定した内部リードをテスト用パッド
部５と共にパターン形成した＠１の絶縁性フィルム・リ
ードフレーム６と、同じく半導体素子１の内側配列パッ
ド電極：３ａ＊ａｂ、・・・・・・に合わせ開口部４ｂ
への突出しリード長ｔ″″長”に設定した内部リードを
テスト用パッド部７と共にパターン形成した第２の絶縁
性フィルム・リードフレーム８とがまず準備さｎる。こ
こで、半導体素子１上には第１の絶縁性フィルム・リー
ドフレーム６がまず最初載置され、半導体素子１の外側
配列のパッド電極２ ｍ ＊ ２ ｂ ＃・・・・・・
と内部リードとが開口部４ａ内においてそれぞれボンデ
ィング接続される。図中の点線は接続されるべきパッド
電極と内部リードの相互位置の一例をそれぞれ示してい
る。この第１のボンディング工程では第１のＰ３縁性フ
ィルム・リードフレーム６全内部リードのパターン形成
面が下側に来るように載置する。従って、ボンディング
完了後ではテスト用パッド部５は半導体素子１の裏面側
に現われるようになる。第１のボンディング工程終了後
、この上に第２の絶縁性フィルム・リードフレーム８が
開口部４ａ、４ｂ同志が一致するように重ねられ。
実施例によれば、半導体基板の周辺部外側配列および内
側配列に２分してパッド電極’ｃ ２ａ ｅ２ｂ・・・
・・・ｅａａ＊３ｂ・・・・・・の如く千鳥状配置した
半導体素子ｌと、半導体素子１の外側配列パッド電極２
ａ＊２ｂ・・・・・・に合わせ開口部４ａへの突出しリ
ード長を１短”に設定した内部リードをテスト用パッド
部５と共にパターン形成した＠１の絶縁性フィルム・リ
ードフレーム６と、同じく半導体素子１の内側配列パッ
ド電極：３ａ＊ａｂ、・・・・・・に合わせ開口部４ｂ
への突出しリード長ｔ″″長”に設定した内部リードを
テスト用パッド部７と共にパターン形成した第２の絶縁
性フィルム・リードフレーム８とがまず準備さｎる。こ
こで、半導体素子１上には第１の絶縁性フィルム・リー
ドフレーム６がまず最初載置され、半導体素子１の外側
配列のパッド電極２ ｍ ＊ ２ ｂ ＃・・・・・・
と内部リードとが開口部４ａ内においてそれぞれボンデ
ィング接続される。図中の点線は接続されるべきパッド
電極と内部リードの相互位置の一例をそれぞれ示してい
る。この第１のボンディング工程では第１のＰ３縁性フ
ィルム・リードフレーム６全内部リードのパターン形成
面が下側に来るように載置する。従って、ボンディング
完了後ではテスト用パッド部５は半導体素子１の裏面側
に現われるようになる。第１のボンディング工程終了後
、この上に第２の絶縁性フィルム・リードフレーム８が
開口部４ａ、４ｂ同志が一致するように重ねられ。
内側配列のパッド電極３ ａ ＃ ３ ｂ ＃・・・・
・・と内部リードとが同じく開口部４ｂ内でそれぞれボ
ンディング接続される。図中の点Ｎｓは接続されるべき
パッド電極と内部リードの相互位置の一例を示し念もの
である。この第２のボンディング工程では第２の絶縁性
フィルム−リードフレーム８を内１（１１Ｊ−ドのパタ
ーン形成面が上側に来るように接着する。従って、ボン
ディング完了後ではテスト用パッド部７は半導体索子１
の上面と同じ向きに現われるようになる。
・・と内部リードとが同じく開口部４ｂ内でそれぞれボ
ンディング接続される。図中の点Ｎｓは接続されるべき
パッド電極と内部リードの相互位置の一例を示し念もの
である。この第２のボンディング工程では第２の絶縁性
フィルム−リードフレーム８を内１（１１Ｊ−ドのパタ
ーン形成面が上側に来るように接着する。従って、ボン
ディング完了後ではテスト用パッド部７は半導体索子１
の上面と同じ向きに現われるようになる。
第２図は上記製造工程により得られる半導体装置の断面
図である。第２因から明らかなように内部リードはパッ
ド電極の千鳥状配置に伴なって２つの絶縁性フィルム・
リードフレーム６および８にほぼ等分に配置形成される
のでそれぞれのピッチ間隔を余裕を以って１５０μｍ以
上に拡げることができる。また、テスト用パッド部５お
よび７をリードフレーム６および８の上下に余裕を以っ
て必要数設けることができ必要に応じ上下双方から同時
に電気特性のテストを行ない得るので検査工程を迅速に
完了せしめることができる。
図である。第２因から明らかなように内部リードはパッ
ド電極の千鳥状配置に伴なって２つの絶縁性フィルム・
リードフレーム６および８にほぼ等分に配置形成される
のでそれぞれのピッチ間隔を余裕を以って１５０μｍ以
上に拡げることができる。また、テスト用パッド部５お
よび７をリードフレーム６および８の上下に余裕を以っ
て必要数設けることができ必要に応じ上下双方から同時
に電気特性のテストを行ない得るので検査工程を迅速に
完了せしめることができる。
〔発明の効果〕
以上詳細に説明したように１本発明によればパッド電極
数が数百１１ａに及ぶ場合でも３５１１ｍの規格暢のフ
ィルム・リードフレームを用い内部リード間の短絡事故
音生じることなく半導体装置ｔ−ＴＡＢ法にニジ容易に
製造することができるので、高集積度半導体装置の量産
化に顕著なる効果をあげることができる。
数が数百１１ａに及ぶ場合でも３５１１ｍの規格暢のフ
ィルム・リードフレームを用い内部リード間の短絡事故
音生じることなく半導体装置ｔ−ＴＡＢ法にニジ容易に
製造することができるので、高集積度半導体装置の量産
化に顕著なる効果をあげることができる。
５ｇ１図は本発明の一実施例金示す製造工程図。
第２図ａ上記製造工程により得られる半導体装置の断面
図である。 １・・・・・・半導体素子％２ ａ ｅ ２ ｂ ａ・
・・・・・外側配列パッド電極、３ａｓ３ｂｍ・・・・
・・内側配列パッド電極ｓ ４ａｓ４ｂ・・・・・・開
口部、５，７・・・・・・テスト用パッド部、６・・・
・・・第１の絶縁性フィルム・リードフレーム、８・・
・・・・第２の絶縁性フィルム・リードフレーム。 代理人 弁理士 内 原 ？、 、’＞
。 溶２図
図である。 １・・・・・・半導体素子％２ ａ ｅ ２ ｂ ａ・
・・・・・外側配列パッド電極、３ａｓ３ｂｍ・・・・
・・内側配列パッド電極ｓ ４ａｓ４ｂ・・・・・・開
口部、５，７・・・・・・テスト用パッド部、６・・・
・・・第１の絶縁性フィルム・リードフレーム、８・・
・・・・第２の絶縁性フィルム・リードフレーム。 代理人 弁理士 内 原 ？、 、’＞
。 溶２図
Claims (1)
- パッド電極を半導体基板の周辺部に千鳥状に配置する半
導体素子と内部リードを前記半導体素子の千鳥状に配置
されるパッド電極の外側配列および内側配列にそれぞれ
合わせ開口部内への突出しリード長を“短”および“長
”の異なる長さに設定してテスト用パッド部と共にそれ
ぞれパターン形成する第１および第２の絶縁性フィルム
・リードフレームをそれぞれ用意する３つの準備工程と
、前記半導体素子上に前記第１の絶縁性フィルム・リー
ドフレームを内部リードのパターン形成面を下にして載
置し前記開口部内において内部リードの突出し先端部と
前記半導体素子の外側配列パッド電極とをそれぞれボン
ディング接続する第１のボンディング工程と、前記第１
のボンディング工程終了後において前記第１の絶縁性フ
ィルム・リードフレーム上に前記第２の絶縁性フィルム
・リードフレームを内部リードのパターン形成面を上に
して接着し前記開口部内において内部リードの突出し先
端部と前記半導体素子の内側配列パッド電極とをそれぞ
れボンディング接続する第２のボンディング工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055713A JPS63221635A (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055713A JPS63221635A (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221635A true JPS63221635A (ja) | 1988-09-14 |
| JPH058859B2 JPH058859B2 (ja) | 1993-02-03 |
Family
ID=13006516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055713A Granted JPS63221635A (ja) | 1987-03-10 | 1987-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63221635A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0380906A2 (en) * | 1989-01-30 | 1990-08-08 | International Business Machines Corporation | Tape bonded semiconductor device |
| JPH0448741A (ja) * | 1990-06-15 | 1992-02-18 | Matsushita Electric Ind Co Ltd | 半導体部品の実装体 |
| JPH04348048A (ja) * | 1991-05-24 | 1992-12-03 | Nec Corp | 半導体装置 |
| US5173763A (en) * | 1991-02-11 | 1992-12-22 | International Business Machines Corporation | Electronic packaging with varying height connectors |
| US5266520A (en) * | 1991-02-11 | 1993-11-30 | International Business Machines Corporation | Electronic packaging with varying height connectors |
| US5452511A (en) * | 1993-11-04 | 1995-09-26 | Chang; Alexander H. C. | Composite lead frame manufacturing method |
-
1987
- 1987-03-10 JP JP62055713A patent/JPS63221635A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0380906A2 (en) * | 1989-01-30 | 1990-08-08 | International Business Machines Corporation | Tape bonded semiconductor device |
| JPH0448741A (ja) * | 1990-06-15 | 1992-02-18 | Matsushita Electric Ind Co Ltd | 半導体部品の実装体 |
| US5173763A (en) * | 1991-02-11 | 1992-12-22 | International Business Machines Corporation | Electronic packaging with varying height connectors |
| US5266520A (en) * | 1991-02-11 | 1993-11-30 | International Business Machines Corporation | Electronic packaging with varying height connectors |
| JPH04348048A (ja) * | 1991-05-24 | 1992-12-03 | Nec Corp | 半導体装置 |
| US5452511A (en) * | 1993-11-04 | 1995-09-26 | Chang; Alexander H. C. | Composite lead frame manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH058859B2 (ja) | 1993-02-03 |
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