JPH01129427A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01129427A JPH01129427A JP62287294A JP28729487A JPH01129427A JP H01129427 A JPH01129427 A JP H01129427A JP 62287294 A JP62287294 A JP 62287294A JP 28729487 A JP28729487 A JP 28729487A JP H01129427 A JPH01129427 A JP H01129427A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000007788 liquid Substances 0.000 abstract 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 235000011149 sulphuric acid Nutrition 0.000 description 1
Classifications
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/484—Connecting portions
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- H01L2924/01079—Gold [Au]
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体基板に形成する配線パターンの配列方向
にボンディング用金属細線の長手方向が交差する構造を
持つ半導体装置に関するものである。
にボンディング用金属細線の長手方向が交差する構造を
持つ半導体装置に関するものである。
（従来の技術）
半導体装置の組立工程にとってワイヤボンディング技術
はいまや一般的な手法であり、自動化に大いに貢献して
いるのはよく知られている。このワイヤボンディングは
単結晶からなる半導体基板に造込んだ回路もしくはＤｅ
ｖｉｃｅに電気的接続を形成し、これらを適用する電子
機器との接続を図るのにはいわゆるリードフレームに設
置するリード端子との電気的接続を図るのに金属細線を
ボンディングにより張架する手法が採用されているが、
このリードフレーム以外のガラエポ基板等にも同様な手
法を利用しているのが実状である。
はいまや一般的な手法であり、自動化に大いに貢献して
いるのはよく知られている。このワイヤボンディングは
単結晶からなる半導体基板に造込んだ回路もしくはＤｅ
ｖｉｃｅに電気的接続を形成し、これらを適用する電子
機器との接続を図るのにはいわゆるリードフレームに設
置するリード端子との電気的接続を図るのに金属細線を
ボンディングにより張架する手法が採用されているが、
このリードフレーム以外のガラエポ基板等にも同様な手
法を利用しているのが実状である。
ところでワイヤボンディングでは当然であるが張架する
金属軸線長を最短にするように配慮されている。従って
半導体基板にはボンディング用電極パッド（以後電極パ
ッドと略称する）を−列に配列して形成し、一方前記リ
ードフレームに設置するリード端子とはその配列方向を
平行関係に設置する。前記電極パッドに対してはその配
列方向の直角方向からボンディング用金属細線即ちボン
ダーのキャピラリを導入してボンディングを実施して金
属軸線長を最短にする方法が採用されている。
金属軸線長を最短にするように配慮されている。従って
半導体基板にはボンディング用電極パッド（以後電極パ
ッドと略称する）を−列に配列して形成し、一方前記リ
ードフレームに設置するリード端子とはその配列方向を
平行関係に設置する。前記電極パッドに対してはその配
列方向の直角方向からボンディング用金属細線即ちボン
ダーのキャピラリを導入してボンディングを実施して金
属軸線長を最短にする方法が採用されている。
しかし、この観点を満たすにはボンディングによって張
架する金属細線を押えると共にそのループ形状をなるべ
く短くすることも必要になっている。更に前述のボンデ
ィング用金属細線長を最短にする方法では各電極パッド
及び周囲の配線層頂面をほぼ同一平面に位置させること
が前提条件になっている。
架する金属細線を押えると共にそのループ形状をなるべ
く短くすることも必要になっている。更に前述のボンデ
ィング用金属細線長を最短にする方法では各電極パッド
及び周囲の配線層頂面をほぼ同一平面に位置させること
が前提条件になっている。
しかし最近のように集積度の向上により多ピン構造の素
子の実現換言すると電極パッドの間隔が小さくなってか
らいわゆるＴ、Ｏ，Ｂ（Ｔｕｒｎ ０ｖｅｒ Ｂｏｎｄ
−ｉｎｇ）方法が注目されかつ適用するようになってい
る。即ちＦｕｌｌ Ａｕｔｏ Ｂｏｎｄｅｒ等のボンデ
ィング装置に搭載されている自動制御機構のソフト対応
より実施するもので、被ボンデイング部に必要な長さの
大小を検出した上でそのボンディングループ形状をも算
出してキャピラリを動作する方法であり、従ってボンデ
ィングループの一部は他のループを跨ぐ形状となる。
子の実現換言すると電極パッドの間隔が小さくなってか
らいわゆるＴ、Ｏ，Ｂ（Ｔｕｒｎ ０ｖｅｒ Ｂｏｎｄ
−ｉｎｇ）方法が注目されかつ適用するようになってい
る。即ちＦｕｌｌ Ａｕｔｏ Ｂｏｎｄｅｒ等のボンデ
ィング装置に搭載されている自動制御機構のソフト対応
より実施するもので、被ボンデイング部に必要な長さの
大小を検出した上でそのボンディングループ形状をも算
出してキャピラリを動作する方法であり、従ってボンデ
ィングループの一部は他のループを跨ぐ形状となる。
ＧａＡｓ等の半絶縁性半導体基板を使用するマイクロ波
用電界効果トランジスタ（ＦＥＴ）もしくはＦＥＴを含
むモノリシックマイクロ波集積回路素子ではこの半導体
基板に配列する電極パッドや前記配線層の配列方向に交
差してボンディング用金属細線を固着した上で導出する
のに、電極パッドと周辺の配線層が前述のようにほぼ同
じ高さに形成されていた。第３図ａ、ｂ乃至第５図にこ
の装置の断面図を示す。
用電界効果トランジスタ（ＦＥＴ）もしくはＦＥＴを含
むモノリシックマイクロ波集積回路素子ではこの半導体
基板に配列する電極パッドや前記配線層の配列方向に交
差してボンディング用金属細線を固着した上で導出する
のに、電極パッドと周辺の配線層が前述のようにほぼ同
じ高さに形成されていた。第３図ａ、ｂ乃至第５図にこ
の装置の断面図を示す。
第３図ａは上面図、第３図すはその断面図、第４図と第
５図は他の例の断面図である。第３図ａに明らかなよう
にＧａＡｓ等の半絶縁性半導体基板３０の所定の位置に
配線層３１を設置しその付近に形成する電極パッド３２
には前述の金属細線３４をボンディングする。
５図は他の例の断面図である。第３図ａに明らかなよう
にＧａＡｓ等の半絶縁性半導体基板３０の所定の位置に
配線層３１を設置しその付近に形成する電極パッド３２
には前述の金属細線３４をボンディングする。
第４図にはこのボンディングにより形成する金属細線３
４のループ高さを大きくした例を、第５図には配線層３
１絶縁物層３５を被覆した場合を示している。
４のループ高さを大きくした例を、第５図には配線層３
１絶縁物層３５を被覆した場合を示している。
（発明が解決しようとする問題点）
前述のボンディング方法では第３図すに示すように比較
的小面積の電極パッド３２と周辺の配線層３１は例えば
１５卯と非常に接近して配置しているので、金属細線３
４に実施するボンディング工程により形成する接合部３
６はこの周辺の配線層３１に接触して不良状態３７が発
生する頻度も高く問題であった。
的小面積の電極パッド３２と周辺の配線層３１は例えば
１５卯と非常に接近して配置しているので、金属細線３
４に実施するボンディング工程により形成する接合部３
６はこの周辺の配線層３１に接触して不良状態３７が発
生する頻度も高く問題であった。
この不良をなくすのには第４図のように電極パッド３２
の各面積を十分大きくして金属細線端に形成する接合部
３６がはみ出さないようにするか、あるいは電極パッド
３２を配線層３１から十分能して設置する手段が採用さ
れていた。この他には電極パッド３２と周辺の配線層３
１が同一の高さに形成しているので、金属細線３４と配
線層３１の接触を避けるのに金属細線３４に形成するル
ープの高さを第４図のように大きくする方法もとられて
いる。
の各面積を十分大きくして金属細線端に形成する接合部
３６がはみ出さないようにするか、あるいは電極パッド
３２を配線層３１から十分能して設置する手段が採用さ
れていた。この他には電極パッド３２と周辺の配線層３
１が同一の高さに形成しているので、金属細線３４と配
線層３１の接触を避けるのに金属細線３４に形成するル
ープの高さを第４図のように大きくする方法もとられて
いる。
この接触を避けるのには第５図に明らかなように配線層
３１の一部を絶縁層３５で被覆する手法も採用している
が、これは配線層３１の一部の頂面が電極パッド３２の
それより高くなるので金属細線３４に形成するループ高
は一層増大する必要があり、このように何れも材料費が
増大するか集積度が悪化する等の欠点があった。
３１の一部を絶縁層３５で被覆する手法も採用している
が、これは配線層３１の一部の頂面が電極パッド３２の
それより高くなるので金属細線３４に形成するループ高
は一層増大する必要があり、このように何れも材料費が
増大するか集積度が悪化する等の欠点があった。
本発明は上記難点を除去する新規な半導体装置を提供す
ることを目的とするものである。
ることを目的とするものである。
（問題点を解決するための手段）
この目的を達成するのに本発明では電極パッド周囲に位
置する配線層をこの半導体基板表面より低位置に形成す
る手法を採用する。
置する配線層をこの半導体基板表面より低位置に形成す
る手法を採用する。
（作 用）
このように本発明ではボンディング用金属細線の長手方
向に対して交差する配列方向を持つ配線パターンをこの
半導体基板表面より低位置に形成しているので、この金
属細線には大きなループが不必要になり、更に電極パッ
ドと配線層を近い位置に設置しても両者の接触を防止で
きる。
向に対して交差する配列方向を持つ配線パターンをこの
半導体基板表面より低位置に形成しているので、この金
属細線には大きなループが不必要になり、更に電極パッ
ドと配線層を近い位置に設置しても両者の接触を防止で
きる。
（実施例）
本発明に係る半導体装置を第１図ａの斜視図、第１図す
の断面図ならびに第２図ａ−１，２〜ｇ−１，２により
詳述するが、従来の技術と重複する記載が都合によりで
てくるが新しい番号を付けて説明する。
の断面図ならびに第２図ａ−１，２〜ｇ−１，２により
詳述するが、従来の技術と重複する記載が都合によりで
てくるが新しい番号を付けて説明する。
第１図ａは前述のように本発明に係る半導体装置の斜視
図であり、これをＡＢ線で切断したものを第１図すに示
した。この図にあるように半絶縁性半導体ＧａＡｓ基板
１の表面には配線層２を形成し、−その配列方向に交差
してボンディング用金属細線３を導入し、この配線層２
付近に設置する電極パッド４とボンディング法により一
体に固着して電気的接続を達成する。
図であり、これをＡＢ線で切断したものを第１図すに示
した。この図にあるように半絶縁性半導体ＧａＡｓ基板
１の表面には配線層２を形成し、−その配列方向に交差
してボンディング用金属細線３を導入し、この配線層２
付近に設置する電極パッド４とボンディング法により一
体に固着して電気的接続を達成する。
しかしこの配線層２は前記半絶縁性半導体ＧａＡｓ基板
１の表面より低位置に形成しであるのは第１図すに明瞭
に示しである。前記半絶縁性半導体Ｇａ−Ａｓ基板１の
表面より低位置に配線層２を形成する工程について第２
図により説明する。この第２図ａ−１〜ｇ−１は各工程
により得られる状態の斜視図であり、それをＡＢ線によ
り切断して示したのが第２図ａ−２〜ｇ−２である。
１の表面より低位置に形成しであるのは第１図すに明瞭
に示しである。前記半絶縁性半導体Ｇａ−Ａｓ基板１の
表面より低位置に配線層２を形成する工程について第２
図により説明する。この第２図ａ−１〜ｇ−１は各工程
により得られる状態の斜視図であり、それをＡＢ線によ
り切断して示したのが第２図ａ−２〜ｇ−２である。
即ち第２図ａ−１，第２図Ｃ−２にあるように例えばＧ
ａＡｓからなる半導体基板１にフォトレジスト ＡＺｌ
、３５０Ｊ（商品名）５を約２μｓの厚さに被覆後、続
いて選択露光を実施してから例えばＡＺデベロッパ（商
品名）現像液により、後の工程によってボンディング用
金属細線３と交差する前記配線層２の位置に対応するフ
ォトレジスト層５に窓６・・・を形成して前記半導体基
板１を露出する。
ａＡｓからなる半導体基板１にフォトレジスト ＡＺｌ
、３５０Ｊ（商品名）５を約２μｓの厚さに被覆後、続
いて選択露光を実施してから例えばＡＺデベロッパ（商
品名）現像液により、後の工程によってボンディング用
金属細線３と交差する前記配線層２の位置に対応するフ
ォトレジスト層５に窓６・・・を形成して前記半導体基
板１を露出する。
次にこの窓５・・・に露出した前記半導体基板１にはエ
ツチング処理を１．５ｐ程度行って凹部７・・・を形成
する（第２図Ｃ−１，第２図ｂ−２）が、この工程には
Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ（８：ｌ：１）からなる
エツチング液により１０分位の処理を実施する。続いて
例えばＪ−１００（商品名）のフォトレジスト除去液に
よりフォトレジスト層６を除去しく第２図Ｃ−１，第２
図Ｃ−２）。
ツチング処理を１．５ｐ程度行って凹部７・・・を形成
する（第２図Ｃ−１，第２図ｂ−２）が、この工程には
Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ（８：ｌ：１）からなる
エツチング液により１０分位の処理を実施する。続いて
例えばＪ−１００（商品名）のフォトレジスト除去液に
よりフォトレジスト層６を除去しく第２図Ｃ−１，第２
図Ｃ−２）。
再び前記半導体基板１表面にフォトレジストＨＰＲ１１
８２（商品名）を厚さ２．０μｓ程度被覆してフォトレ
ジスト層８を形成する（第２図Ｃ−１，第２図ｄ−２）
。
８２（商品名）を厚さ２．０μｓ程度被覆してフォトレ
ジスト層８を形成する（第２図Ｃ−１，第２図ｄ−２）
。
次に選択露光を行ってからＶＡＹＣＯＡＴ（商品名）に
より前記窓５・・・に対応する部分に開口９・・・を第
２図Ｃ−１，第２図ｅ−２に示すように形成する。更に
Ｔｉ１０００人、 ｐｔｉｏｏｏ人及びＡｕ８０００人
をこの順に蒸着して合計１７ｍの厚さの配線金属層１０
を堆積する（第２図Ｃ−１，第２図ｆ−２）。更にフォ
トレジスト剥離液を使用してこのフォトレジスト層８を
除去すると共にこのフォトレジスト層８に堆積する配線
金属１０も除去して前記半導体基板１には配線層２なら
びに電極パッド４を形成する（第２図ｇ−１，第２図ｇ
−２）。
より前記窓５・・・に対応する部分に開口９・・・を第
２図Ｃ−１，第２図ｅ−２に示すように形成する。更に
Ｔｉ１０００人、 ｐｔｉｏｏｏ人及びＡｕ８０００人
をこの順に蒸着して合計１７ｍの厚さの配線金属層１０
を堆積する（第２図Ｃ−１，第２図ｆ−２）。更にフォ
トレジスト剥離液を使用してこのフォトレジスト層８を
除去すると共にこのフォトレジスト層８に堆積する配線
金属１０も除去して前記半導体基板１には配線層２なら
びに電極パッド４を形成する（第２図ｇ−１，第２図ｇ
−２）。
この実施例は一例であり電極パッド４形成予定領域以外
の半導体基板の大部分又は全部を予めエツチングにより
除去してこの半導体基板表面より低位置として、ここに
電極パッド４周辺の配線層を設置する方式も適用できる
。
の半導体基板の大部分又は全部を予めエツチングにより
除去してこの半導体基板表面より低位置として、ここに
電極パッド４周辺の配線層を設置する方式も適用できる
。
以上詳細したように本発明はボンディング用金属細線の
長手方向と交差する配列方向を持った配線層を形成する
には配線層を設置する半導体基板に予めエツチングを施
した部分にこの配線層を這わせる構造を採用している。
長手方向と交差する配列方向を持った配線層を形成する
には配線層を設置する半導体基板に予めエツチングを施
した部分にこの配線層を這わせる構造を採用している。
従ってボンディングする電極パッドに対して周辺の配線
層は低い位置に設置するので、このボンディング工程時
に発生し易い金属細線と前記配線層の接触がほぼ解消し
、更に金属細線にはことさら大きなループをかける必要
がなくなって製造歩留りを向丘できる。
層は低い位置に設置するので、このボンディング工程時
に発生し易い金属細線と前記配線層の接触がほぼ解消し
、更に金属細線にはことさら大きなループをかける必要
がなくなって製造歩留りを向丘できる。
しかも電極パッドと周辺の配線層を近づけることができ
るので半導体基板即ちチップサイズを小さくできるので
量産上の効果は大きい。
るので半導体基板即ちチップサイズを小さくできるので
量産上の効果は大きい。
第１図ｇは本発明に係る半導体装置の斜視図、第１図す
はその断面図、第２図ａ−１〜ｇ−１は第１図に示す半
導体装置の製造工程の斜視図、第２図ａ−２〜ｇ−２は
第２図ａ−１〜ｇ−１をＡＢ線で切断した状態を示す断
面図、第３図ａ、ｂ乃至第５図は従来の半導体装置を示
す上面図と断面図である。 １：半導体基板 ４：電極パッド７：凹 部
２：配線層 ５．８＝フォトレジスト層 ９：開 ロ３：金属細線
６：窓 １０：配線金属層
はその断面図、第２図ａ−１〜ｇ−１は第１図に示す半
導体装置の製造工程の斜視図、第２図ａ−２〜ｇ−２は
第２図ａ−１〜ｇ−１をＡＢ線で切断した状態を示す断
面図、第３図ａ、ｂ乃至第５図は従来の半導体装置を示
す上面図と断面図である。 １：半導体基板 ４：電極パッド７：凹 部
２：配線層 ５．８＝フォトレジスト層 ９：開 ロ３：金属細線
６：窓 １０：配線金属層
Claims (1)
- 半導体基板表面に形成する電極パッドにボンディング
用金属細線を固着するに当り、この金属細線の長手方向
に対して交差する配列方向を持つ配線層を前記半導体基
板表面より低位置に設置することを特徴とする半導体装
置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287294A JPH01129427A (ja) | 1987-11-16 | 1987-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287294A JPH01129427A (ja) | 1987-11-16 | 1987-11-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01129427A true JPH01129427A (ja) | 1989-05-22 |
Family
ID=17715518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287294A Pending JPH01129427A (ja) | 1987-11-16 | 1987-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01129427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008524478A (ja) * | 2004-12-21 | 2008-07-10 | ヨゼフ フローファト | 構造部品、特に床材パネルを連結するための保持手段 |
-
1987
- 1987-11-16 JP JP62287294A patent/JPH01129427A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008524478A (ja) * | 2004-12-21 | 2008-07-10 | ヨゼフ フローファト | 構造部品、特に床材パネルを連結するための保持手段 |
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