JPS6159744A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6159744A JPS6159744A JP18095784A JP18095784A JPS6159744A JP S6159744 A JPS6159744 A JP S6159744A JP 18095784 A JP18095784 A JP 18095784A JP 18095784 A JP18095784 A JP 18095784A JP S6159744 A JPS6159744 A JP S6159744A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- wirings
- semiconductor device
- wiring
- check pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、配線の製造状態をモニターすることの出来る
チップ周辺チェックパタンを設けた半導体装置に関する
ものである。
チップ周辺チェックパタンを設けた半導体装置に関する
ものである。
（従来の技術）
近年、ＬＳＩは高速化、高密度化、高集積化の傾向にあ
シ、これを実現するために種々のプロセス上の工夫がな
されてきた。
シ、これを実現するために種々のプロセス上の工夫がな
されてきた。
局部的酸化膜法（以下、ロコスという、）もその手段の
一つとして種々のＬｆ９Ｉ製造ＫＩＤ入れられている。
一つとして種々のＬｆ９Ｉ製造ＫＩＤ入れられている。
しかるにロコスは表面に大きな酸化膜段差を生ずるとい
う欠点をもち、配線形成ホトレジスト工程において、こ
の酸化膜段差によル光の反射がおζ）、配線のスパイク
シ１−トを引き起こすということが大きな問題となって
いる。従来製造上またパタン設計上このトラブルをなく
すべく種々の工夫がなされてきているが、この光の反射
の程度をＬｆ９Ｉ製造過程中にお艷てモニターすること
は良好なるＬＳＩを製造する上において重要なことであ
る。
う欠点をもち、配線形成ホトレジスト工程において、こ
の酸化膜段差によル光の反射がおζ）、配線のスパイク
シ１−トを引き起こすということが大きな問題となって
いる。従来製造上またパタン設計上このトラブルをなく
すべく種々の工夫がなされてきているが、この光の反射
の程度をＬｆ９Ｉ製造過程中にお艷てモニターすること
は良好なるＬＳＩを製造する上において重要なことであ
る。
現在これｔ−調べるに、わざわざチップの領域について
、顕微鏡＜ｌ、外観チェックする方法がとられてきたが
、これは多大の工数を必要とするという欠点がある。
、顕微鏡＜ｌ、外観チェックする方法がとられてきたが
、これは多大の工数を必要とするという欠点がある。
（発明の目的）
本発明は、よシ良好なるＬＳＩを製造するためになされ
たものでアバ従って本発明の目的は、チップ内部配線状
態を正確にそニターすることの出来る適尚なる周辺チェ
ックパタンを有する半導体装置を提供することにある。
たものでアバ従って本発明の目的は、チップ内部配線状
態を正確にそニターすることの出来る適尚なる周辺チェ
ックパタンを有する半導体装置を提供することにある。
（発明の構成）
本発明の半導体装置は、溝をはさんでその溝側壁近傍に
それぞれ相異なる測定パッドに接続された導電配線を設
けたことから構成される。
それぞれ相異なる測定パッドに接続された導電配線を設
けたことから構成される。
（昨月）
本発明の半導体装置は、上記構成による周辺チェックパ
ターンよシ、導電配線部Ｘｔ−顕微鏡によシ直視するか
、ｔたは測定パッド間を探針することによ）、容易に反
射による配線のスパイク状態をモニターすることが出来
る。
ターンよシ、導電配線部Ｘｔ−顕微鏡によシ直視するか
、ｔたは測定パッド間を探針することによ）、容易に反
射による配線のスパイク状態をモニターすることが出来
る。
（実施例）
以下、本発明の実施例につき、図面をもちいて説明する
。
。
第１図及び第２図はそれぞれ本発明の一実施例の要部を
示す平面図及びその五人′断面図である。
示す平面図及びその五人′断面図である。
第１図、第２＠において、１１．ｌｌａはＡｔからなる
配線、１２はロコス酸化膜１４の溝部、１５はエピタキ
シャル層、１６は基板である。
配線、１２はロコス酸化膜１４の溝部、１５はエピタキ
シャル層、１６は基板である。
図示のように配線１１．ｌｌａは、溝部１２をはさんで
その溝側壁近傍に交互Ｋ＜Ｌ状に置かれ、両端に測定パ
ッド”３＊ １３ａが配設され、配線シ冨−トを測定で
きるようＫなっている。なお測定パッド１３，１３１は
約５０μ口程度のものでよい。また配線長は数十〜数百
μ程度あればよい。
その溝側壁近傍に交互Ｋ＜Ｌ状に置かれ、両端に測定パ
ッド”３＊ １３ａが配設され、配線シ冨−トを測定で
きるようＫなっている。なお測定パッド１３，１３１は
約５０μ口程度のものでよい。また配線長は数十〜数百
μ程度あればよい。
最小配線間隔ａは、製造条件に個有のものであシ、配線
マージンの最小値に設定されている。この場合は４μで
ある。一般的にこの値は数μである。
マージンの最小値に設定されている。この場合は４μで
ある。一般的にこの値は数μである。
本実施例のチェックパタンによれば、くシ状配線部を顕
微鏡によシ直視するか、または測定パッド１３−１３ｊ
１間を探針することによシ、内部配線状態をチェックす
ることが出来るので、従来のようにわざわざチップ外観
をチェックする工数が省略出来る〇 （発明の効果） 以上、詳細説明したように、本発明の半導体装置は、上
記の構成による周辺チェックパターンを備えておシ、配
線の反射スパイクの状態を容易に峰二ターできるので、
従来のようにチェックに多大の１数を必要とせず、低コ
ストで良好なるＬＳＩを製造できるという効果を有する
。
微鏡によシ直視するか、または測定パッド１３−１３ｊ
１間を探針することによシ、内部配線状態をチェックす
ることが出来るので、従来のようにわざわざチップ外観
をチェックする工数が省略出来る〇 （発明の効果） 以上、詳細説明したように、本発明の半導体装置は、上
記の構成による周辺チェックパターンを備えておシ、配
線の反射スパイクの状態を容易に峰二ターできるので、
従来のようにチェックに多大の１数を必要とせず、低コ
ストで良好なるＬＳＩを製造できるという効果を有する
。
第１図は本発明の一実施例の要部を示す平面図、第２図
はそのＡＡ’断面図である。 １１、ｌｌａ・・・・・・配線、１２・・・・・・溝部
、１３゜１３ａ・・・・・・測定パッド、１４・・・・
・・ロコス酸化膜、１５−・・・、・・エピタキシャル
層、１６・・・・・・基板、ａ・・・・・・最小配線間
隔、ｂ・・・・・・ロコス酸化膜段差。
はそのＡＡ’断面図である。 １１、ｌｌａ・・・・・・配線、１２・・・・・・溝部
、１３゜１３ａ・・・・・・測定パッド、１４・・・・
・・ロコス酸化膜、１５−・・・、・・エピタキシャル
層、１６・・・・・・基板、ａ・・・・・・最小配線間
隔、ｂ・・・・・・ロコス酸化膜段差。
Claims (1)
- 表面上にある溝をはさんでその溝側壁近傍にそれぞれ
相異なる測定パッドに接続された導電配線を設けたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18095784A JPS6159744A (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18095784A JPS6159744A (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159744A true JPS6159744A (ja) | 1986-03-27 |
Family
ID=16092230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18095784A Pending JPS6159744A (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159744A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629364A (ja) * | 1992-03-24 | 1994-02-04 | Toshiba Corp | 半導体装置とそのテスト方法 |
| JPH0610158U (ja) * | 1991-12-13 | 1994-02-08 | 天昇電気工業株式会社 | 収納容器の留め具 |
-
1984
- 1984-08-30 JP JP18095784A patent/JPS6159744A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0610158U (ja) * | 1991-12-13 | 1994-02-08 | 天昇電気工業株式会社 | 収納容器の留め具 |
| JPH0629364A (ja) * | 1992-03-24 | 1994-02-04 | Toshiba Corp | 半導体装置とそのテスト方法 |
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