JPH01287896A - メモリのアクセスタイム規定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データを記憶するメモリに対しそのアクセス
タイムを規定する、メモリのアクセスタイム規定方法に
関するものである。

〔従来の技術〕

第２図はメモリの内部ブロック図であり、■は半導体シ
ステム中のデータを記憶するメモリ、２は行アドレス入
力、３は行アドレス人力２をデコードする行アドレスデ
コーダ、４は行アドレスデコーダ３から出力される行ア
ドレスセレクト信号、５は列アドレス入力、６は列アド
レス人力５ををデコードする列アドレスデコーダ、７は
列アドレスデコーダ６から出力される列アドレスセレク
ト信号、８はデータを記憶しておくメモリセル、９は列
アドレスセレクト信号７によりデータを選択する列アド
レスセレクタ、１０は行アドレス人力２および列アドレ
ス人力５に基づきメモリセル８より最終的に選択（導出
）されたデータである。

第３図は、メモリｌに対しそのアクセスタイムを規定す
るアクセスタイム規定方法を示すブロック図であり、１
１は行アドレス人力２をデコードする行アドレスデコー
ドタイム、１２はメモリセル８から行アドレスセレクト
信号４を用いてデータを選択する行アドレスセレクトタ
イム、１３は行アドレス人力２に基づき選択されたデー
タを列アドレスセレクト信号７に基づき選択する列アド
レスセレクトタイムである。

このようなブロックで示されたアクセスタイムの規定方
法によると、そのアクセスタイムが、すなわち行アドレ
ス人力２および列アドレス人力５に基づきこのアドレス
入力に対応するデータをメモリセル８から導出するため
に必要な時間が、行アドレスデコードタイム１１と行ア
ドレスセレクトタイム１２と列アドレスセレクトタイム
１３との和で規定される。

〔発明が解決しようとする課題〕

しかしながら、このような従来のアクセスタイムの規定
方法によると、行アドレス入力が変化せず列アドレス入
力のみが変化するメモリアクセスでも、行および列アド
レスが変わるメモリアクセスと同じアクセスタイムとな
り、ＣＰＵとのインターフェイス時に不要なウェイトサ
イクルをとっているなどの問題があった。

本発明はこのような課題を解決するためになされたもの
で、行アドレス入力が変化せず列アドレス入力のみが変
化した場合には、行および列アドレス両方が変化した場
合のアクセスタイムよりも短いアクセスタイムを得るこ
とを目的とする。

〔課題を解決するための手段〕 このような目的を達成するために本発明は、データを記
憶するメモリに対しそのアクセスタイムを条件付きで規
定するようにしたものである。

〔作用〕

したがってこの発明によれば、例えば行アドレス人力が
変化せず列アドレス入力のみが変化する場合を条件とし
て、行および列アドレス入力の両方が変化した場合のア
クセスタイムよりも短いアクセスタイムとすることが可
能となる。

〔実施例〕

以下、本発明に係るメモリのアクセスタイム規定方法を
説明する。

第１図は、このメモリのアクセスタイム規定方法の一実
施例を示すブロック図であり、行アドレス人力が変化せ
ず列アドレス入力のみが変化する場合のアクセスタイム
の規定方法を示している。

同図において、１４は列アドレス人力５をデコードして
列アドレスセレクト信号を作るまでの列アドレスデコー
ドタイムであり、列アドレスセレクト信号を受けてから
データ１０を出力するまでの時間が列アドレスセレクト
タイム１３となる。

このようなブロックで示されたアクセスタイムの規定方
法によると、連続したアクセスのため行アドレス入力が
変化しない場合を条件として、第３図に示した行アドレ
スデコードタイム１１９行アドレスセレクトタイム１２
を省いた遅延時間（列アドレスデコードタイム１４＋列
アドレスセレクトタイム１３）でアクセスタイムが規定
されるものとなる。

すなわち、行アドレス入力および列アドレス人力に基づ
きこのアドレス入力に対応するデータをメモリセルから
導出するために必要な時間をトータルアクセスタイムと
した場合、行アドレス入力が変化しないことを条件とし
て、この行アドレス入力に基づくデータ導出のために必
要なアクセスタイムが上記トータルアクセスタイムより
省かれるものとなり、行アドレス入力が変化しないメモ
リアクセス時のアクセスタイムを一般のメモリアクセス
（行および列アドレス両方が変化する場合のアクセスタ
イム）よりも短く保証することができるようになる。す
なわち、データを記憶するメモリセル８に対しそのアク
セスタイムを条件付きで規定するようになすことにより
、そのアクセスタイムを短く保証することが可能となり
、高速ＣＰＵを用いたシステムのパフォーマンスを向上
させることが可能となる。

なお、この方法を適用するためには、ＣＰＵの出力であ
る行アドレスが変化していないことをフェッチすること
が肝要であることは言うまでもない。

〔発明の効果〕

以上説明したように本発明によるメモリのアクセスタイ
ム規定方法によると、データを記憶するメモリに対しそ
のアクセスタイムを条件付きで規定するようにしたので
、例えば行アドレス入力が変化せず列アドレス人力のみ
が変化する場合を条件として、行および列アドレス入力
の両方が変化した場合のアクセスタイムよりも短いアク
セスタイムとすることが可能となり、これによりＣＰＵ
システムのパフォーマンスの向上を可能とする効果を奏
する。

【図面の簡単な説明】

第１図は本発明に係るメモリのアクセスタイム規定方法
の一実施例を示すブロック図、第２図はこの規定方法を
適用するメモリの内部ブロック図、第３図は従来のメモ
リのアクセスタイム規定方法を示すブロック図である。 ■・・・メモリ、２・・・行アドレス入力、３・・・行
アドレスデコーダ、４・・・行アドレスセレクト信号、
５・・・列アドレス人力、６・・・列アドレスデコーダ
、７・・・列アドレスセレクト信号、８・・・メモリセ
ル、９・・・列アドレスセレクタ、１０・・・データ、
１３・・・列アドレスセレクトタイム、１４・・・列ア
ドレスデコードタイム。

Claims (1)

【特許請求の範囲】
1. データを記憶するメモリに対しそのアクセスタイムを条
   件付きで規定するようにしたことを特徴とするメモリの
   アクセスタイム規定方法。