JP2751716B2 - 保持回路 - Google Patents
保持回路Info
- Publication number
- JP2751716B2 JP2751716B2 JP4654992A JP4654992A JP2751716B2 JP 2751716 B2 JP2751716 B2 JP 2751716B2 JP 4654992 A JP4654992 A JP 4654992A JP 4654992 A JP4654992 A JP 4654992A JP 2751716 B2 JP2751716 B2 JP 2751716B2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- cpu
- reset
- information
- Prior art date
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- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は、保持回路に関し、特
に、入力情報をＣＰＵに取込む為の保持回路に関する。
に、入力情報をＣＰＵに取込む為の保持回路に関する。
【０００２】
【従来の技術】従来の保持回路は、図２に示すように、
ＣＰＵの制御バス７から該当インポート番地をデコード
するデコード回路６と、入力情報１をＣＰＵの処理時間
を想定して一元的に引き延す引延し回路８と、引延し回
路８の出力をデコード回路６の出力によりＣＰＵの情報
バス４に出力するインポート回路３とを有している。
ＣＰＵの制御バス７から該当インポート番地をデコード
するデコード回路６と、入力情報１をＣＰＵの処理時間
を想定して一元的に引き延す引延し回路８と、引延し回
路８の出力をデコード回路６の出力によりＣＰＵの情報
バス４に出力するインポート回路３とを有している。
【０００３】次に図２に示した回路の動作について説明
する。
する。
【０００４】入力情報１は、引延し回路８に入力され、
瞬時的情報もＣＰＵの処理周期に引き延ばされ（保持さ
れ）取り込み可能情報となってインポート回路３に出力
される。引き延ばされた入力情報は、ＣＰＵの制御バス
７からの指示により、該当インポート番地がデコード回
路６より出力され、このインポート番地によりインポー
ト回路３よりＣＰＵ情報バス４に出力される。
瞬時的情報もＣＰＵの処理周期に引き延ばされ（保持さ
れ）取り込み可能情報となってインポート回路３に出力
される。引き延ばされた入力情報は、ＣＰＵの制御バス
７からの指示により、該当インポート番地がデコード回
路６より出力され、このインポート番地によりインポー
ト回路３よりＣＰＵ情報バス４に出力される。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の保持回路では、一元的な引延し回路で行っている為
にＣＰＵ負荷が軽い場合には処理時間は短くなり、入力
情報に対する処理を再び行うこととなり、また、ＣＰＵ
負荷が重い場合には処理時間は長くなって、入力情報に
対する処理を見落としてしまうということとなり、正常
な処理ができないという課題があった。
来の保持回路では、一元的な引延し回路で行っている為
にＣＰＵ負荷が軽い場合には処理時間は短くなり、入力
情報に対する処理を再び行うこととなり、また、ＣＰＵ
負荷が重い場合には処理時間は長くなって、入力情報に
対する処理を見落としてしまうということとなり、正常
な処理ができないという課題があった。
【０００６】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な保持回
路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な保持回
路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る保持回路は、デコード回路出力による
該当インポート番地を遅延する遅延回路と、入力情報に
よりセットされ、前記遅延回路の出力によりリセットさ
れるセット／リセット回路とを従来の引延し回路の替わ
りに備えて構成される。
に、本発明に係る保持回路は、デコード回路出力による
該当インポート番地を遅延する遅延回路と、入力情報に
よりセットされ、前記遅延回路の出力によりリセットさ
れるセット／リセット回路とを従来の引延し回路の替わ
りに備えて構成される。
【０００８】
【実施例】次に本発明をその好ましい一実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【０００９】図１は本発明の一実施例を示す回路ブロッ
ク構成図である。
ク構成図である。
【００１０】図１を参照するに、今、入力情報１が瞬時
的に発生した場合に、入力情報１はセット／リセット回
路２をセットし、その情報をインポート回路３に出力す
る。
的に発生した場合に、入力情報１はセット／リセット回
路２をセットし、その情報をインポート回路３に出力す
る。
【００１１】次にＣＰＵの制御バス４からの該当インポ
ート番地の指示は、デコード回路６より出力され、前記
インポート回路３を制御してセット／リセット回路２の
情報をＣＰＵの情報バス７上に出力する。
ート番地の指示は、デコード回路６より出力され、前記
インポート回路３を制御してセット／リセット回路２の
情報をＣＰＵの情報バス７上に出力する。
【００１２】また、デコード回路６より出力された該当
インポート番地は、遅延回路５により遅延され、前記セ
ット／リセット回路２をリセットする。
インポート番地は、遅延回路５により遅延され、前記セ
ット／リセット回路２をリセットする。
【００１３】このように、入力情報１を、一旦セット／
リセット回路２により保持し、ＣＰＵ側の読み込み動作
である該当インポート番地指示によりＣＰＵの情報バス
４に出力する。
リセット回路２により保持し、ＣＰＵ側の読み込み動作
である該当インポート番地指示によりＣＰＵの情報バス
４に出力する。
【００１４】次に次の入力情報１の為に該当インポート
番地の遅延回路５の出力によりセット／リセット回路２
をリセットして準備する動作となる。
番地の遅延回路５の出力によりセット／リセット回路２
をリセットして準備する動作となる。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
入力情報を保持する保持回路にセット／リセット回路を
用い、セットは入力情報で行い、リセットはＣＰＵ側の
該当インポート番地の遅延後の出力で行う構成としたた
めに、ＣＰＵ処理時間の長短による２重処理、処理抜け
等の不具合が発生せず正常に処理できるという結果が得
られる。
入力情報を保持する保持回路にセット／リセット回路を
用い、セットは入力情報で行い、リセットはＣＰＵ側の
該当インポート番地の遅延後の出力で行う構成としたた
めに、ＣＰＵ処理時間の長短による２重処理、処理抜け
等の不具合が発生せず正常に処理できるという結果が得
られる。
【図１】本発明の一実施例を示す回路ブロック構成図で
ある。
ある。
【図２】従来の保持回路例を示すブロック図である。
１…入力情報 ２…セット／リセット回路 ３…インポート回路 ４…ＣＰＵの情報バス ５…遅延回路 ６…デコード回路 ７…ＣＰＵの制御バス ８…引延し回路
Claims (1)
- 【請求項１】 ＣＰＵの制御バスから該当インポート番
地をデコードするデコード回路と、このデコード回路の
出力を遅延させる遅延回路と、入力情報をセット入力に
入力し前記遅延回路の出力をリセット入力に入力するセ
ット／リセット回路と、このセット／リセット回路の出
力を前記デコード回路の出力によりＣＰＵの情報バスに
出力するインポート回路とを備えたことを特徴とする保
持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4654992A JP2751716B2 (ja) | 1992-03-04 | 1992-03-04 | 保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4654992A JP2751716B2 (ja) | 1992-03-04 | 1992-03-04 | 保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250299A JPH05250299A (ja) | 1993-09-28 |
| JP2751716B2 true JP2751716B2 (ja) | 1998-05-18 |
Family
ID=12750400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4654992A Expired - Lifetime JP2751716B2 (ja) | 1992-03-04 | 1992-03-04 | 保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751716B2 (ja) |
-
1992
- 1992-03-04 JP JP4654992A patent/JP2751716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05250299A (ja) | 1993-09-28 |
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