JPH05298234A - プログラム読出回路 - Google Patents
プログラム読出回路Info
- Publication number
- JPH05298234A JPH05298234A JP4081315A JP8131592A JPH05298234A JP H05298234 A JPH05298234 A JP H05298234A JP 4081315 A JP4081315 A JP 4081315A JP 8131592 A JP8131592 A JP 8131592A JP H05298234 A JPH05298234 A JP H05298234A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- signal
- address
- read
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】低速メモリを使用することによりメモリのコス
ト低減を図る。 【構成】ＣＰＵ１からのＣＰＵアドレス信号をアドレス
比較器６で前回記憶したＣＰＵアドレス信号と比較し、
一致すればデータラッチ回路３にラッチされているプロ
グラムデータをＣＰＵ１に読込ませ、不一致であれば新
しいプログラム読出しアドレス信号をアドレス発生カウ
ンタから発生し、メモリ２から新しいプログラムデータ
を読出してデータラッチ回路３にラッチさせ同時にＣＰ
Ｕ１にも読込ませる。連続した同一アドレスが指定され
た場合にはデータラッチ回路３にラッチされているプロ
グラムデータを直接ＣＰＵ１に読込ませるので、読出し
が高速化されこの分メモリが低速のもので済む。
ト低減を図る。 【構成】ＣＰＵ１からのＣＰＵアドレス信号をアドレス
比較器６で前回記憶したＣＰＵアドレス信号と比較し、
一致すればデータラッチ回路３にラッチされているプロ
グラムデータをＣＰＵ１に読込ませ、不一致であれば新
しいプログラム読出しアドレス信号をアドレス発生カウ
ンタから発生し、メモリ２から新しいプログラムデータ
を読出してデータラッチ回路３にラッチさせ同時にＣＰ
Ｕ１にも読込ませる。連続した同一アドレスが指定され
た場合にはデータラッチ回路３にラッチされているプロ
グラムデータを直接ＣＰＵ１に読込ませるので、読出し
が高速化されこの分メモリが低速のもので済む。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に於ける
プログラムデータ読出回路に関する。
プログラムデータ読出回路に関する。
【０００２】
【従来の技術】従来の情報処理装置では、メモリを直接
あるいはバス制御回路を通してＣＰＵバスに直接接続し
ている。ＣＰＵの演算速度とメモリの読出し速度とは整
合させて使用されるが一般的である。
あるいはバス制御回路を通してＣＰＵバスに直接接続し
ている。ＣＰＵの演算速度とメモリの読出し速度とは整
合させて使用されるが一般的である。
【０００３】
【発明が解決しようとする課題】この従来の方法では、
ＣＰＵの演算速度を速くした場合、その速度に追従でき
るようにメモリやバス制御用の回路素子を選択しなけれ
ばならず、コストがかなり高くなる。逆に、コストを抑
える為に記憶素子やバス制御用の回路素子として低速の
物を使用すると、読出しの低速化のためＣＰＵのバスサ
イクルにウェイトサイクルを挿入しなければ成らず、Ｃ
ＰＵ効率が落ちてしまう。
ＣＰＵの演算速度を速くした場合、その速度に追従でき
るようにメモリやバス制御用の回路素子を選択しなけれ
ばならず、コストがかなり高くなる。逆に、コストを抑
える為に記憶素子やバス制御用の回路素子として低速の
物を使用すると、読出しの低速化のためＣＰＵのバスサ
イクルにウェイトサイクルを挿入しなければ成らず、Ｃ
ＰＵ効率が落ちてしまう。
【０００４】
【課題を解決するための手段】本発明のプログラム読出
回路は、ＣＰＵからのＣＰＵアドレス信号をラッチする
アドレスラッチ回路と、前記アドレスラッチ回路にラッ
チされたＣＰＵアドレス信号を入力しこのＣＰＵアドレ
ス信号と記憶されていた前回のＣＰＵアドレス信号とを
比較し一致信号あるいは不一致信号を出力する比較器
と、前記アドレスラッチ回路にラッチされたＣＰＵアド
レス信号から前記不一致信号あるいは第１のタイミング
信号によりメモリのプログラム読出しアドレス信号を発
生するアドレス発生カウンタと、前記一致信号によりラ
ッチされていたプログラムデータを前記ＣＰＵへ読込ま
せた第２のタイミング信号により前記メモリからプログ
ラムデータを読み出しこれをラッチし前記ＣＰＵへ読み
込ませるデータラッチ回路と、前記一致信号と前記ＣＰ
Ｕアドレス信号と前記ＣＰＵから発生される読出しタイ
ミング信号とから前記第１のタイミング信号と前記第２
のタイミング信号と前記ＣＰＵに読出しの停止を指示す
る第３のタイミング信号とを発生するタイミング発生器
とを備えている。
回路は、ＣＰＵからのＣＰＵアドレス信号をラッチする
アドレスラッチ回路と、前記アドレスラッチ回路にラッ
チされたＣＰＵアドレス信号を入力しこのＣＰＵアドレ
ス信号と記憶されていた前回のＣＰＵアドレス信号とを
比較し一致信号あるいは不一致信号を出力する比較器
と、前記アドレスラッチ回路にラッチされたＣＰＵアド
レス信号から前記不一致信号あるいは第１のタイミング
信号によりメモリのプログラム読出しアドレス信号を発
生するアドレス発生カウンタと、前記一致信号によりラ
ッチされていたプログラムデータを前記ＣＰＵへ読込ま
せた第２のタイミング信号により前記メモリからプログ
ラムデータを読み出しこれをラッチし前記ＣＰＵへ読み
込ませるデータラッチ回路と、前記一致信号と前記ＣＰ
Ｕアドレス信号と前記ＣＰＵから発生される読出しタイ
ミング信号とから前記第１のタイミング信号と前記第２
のタイミング信号と前記ＣＰＵに読出しの停止を指示す
る第３のタイミング信号とを発生するタイミング発生器
とを備えている。
【０００５】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。図１は本実施例のブロック図である。プロ
グラム記憶素子であるメモリ２のチップセレクト入力ｐ
とアウトプットイネーブル入力ｍは常にアクティブにな
っている。アドレス発生カウンタ７から出力されるプロ
グラム読出しアドレス信号ｃにしたがって読み出された
プログラムデータｄはプログラムラッチ回路３にラッチ
される。
て説明する。図１は本実施例のブロック図である。プロ
グラム記憶素子であるメモリ２のチップセレクト入力ｐ
とアウトプットイネーブル入力ｍは常にアクティブにな
っている。アドレス発生カウンタ７から出力されるプロ
グラム読出しアドレス信号ｃにしたがって読み出された
プログラムデータｄはプログラムラッチ回路３にラッチ
される。
【０００６】ＣＰＵ１がプログラムを読みだそうとした
時、まずＣＰＵ１はＣＰＵアドレス信号ａを出力する。
ＣＰＵアドレス信号ａはアドレスデコーダ４でデコード
される。もしＣＰＵアドレス信号ａがメモリ２へのアド
レスであった場合、アドレスデコーダ４はチップセレク
ト信号ｇをアクティブとする。チップセレクト信号ｇの
タイミングでＣＰＵアドレス信号ａは一旦アドレスラッ
チ回路５にラッチされる。アドレス比較器６ではアドレ
スラッチ回路５でラッチされたＣＰＵアドレス信号ｂ
と、記憶していた前回のＣＰＵアドレス信号ｂとの値
に、バス幅がバイトの場合は‘１’、ワードの場合は
‘２’をそれぞれ足してこの両者の値を比較する。比較
後アドレス比較器６は新しいＣＰＵアドレス信号ｂを記
憶する。
時、まずＣＰＵ１はＣＰＵアドレス信号ａを出力する。
ＣＰＵアドレス信号ａはアドレスデコーダ４でデコード
される。もしＣＰＵアドレス信号ａがメモリ２へのアド
レスであった場合、アドレスデコーダ４はチップセレク
ト信号ｇをアクティブとする。チップセレクト信号ｇの
タイミングでＣＰＵアドレス信号ａは一旦アドレスラッ
チ回路５にラッチされる。アドレス比較器６ではアドレ
スラッチ回路５でラッチされたＣＰＵアドレス信号ｂ
と、記憶していた前回のＣＰＵアドレス信号ｂとの値
に、バス幅がバイトの場合は‘１’、ワードの場合は
‘２’をそれぞれ足してこの両者の値を比較する。比較
後アドレス比較器６は新しいＣＰＵアドレス信号ｂを記
憶する。
【０００７】比較結果が一致していた場合、アドレス比
較結果信号ｈをアクティブする。比較結果信号ｈはデー
タラッチ回路３のアウトプットイネーブル信号としても
使われ、データラッチ回路３にラッチさていたプログラ
ムデータｅは出力されＣＰＵ１に読み込まれる。タイミ
ング発生器８では、チップセレクト信号ｇ、比較結果信
号ｈともにアクティブの場合、ＣＰＵ１の読出しタイミ
ング信号ｆがアクティブになった時にアドレスカウント
指示信号ｊを発生し、アドレス発生カウンタ７ではプロ
グラム読出しアドレス信号ｃをバス幅がバイトの場合は
‘１’、ワードの場合は‘２’カウントアップする。次
に読出しタイミング信号ｆがインアクティブになった
時、ラッチ出力指示信号ｋを発生し、新しいプログラム
読出しアドレス信号ｃによってメモリ２から読出された
プログラムデータｄをデータラッチ回路３にラッチす
る。ウェイト信号ｎは常にインアクティブのためＣＰＵ
１はウェイトなしでプログラムデータｅを読出せたこと
になる。
較結果信号ｈをアクティブする。比較結果信号ｈはデー
タラッチ回路３のアウトプットイネーブル信号としても
使われ、データラッチ回路３にラッチさていたプログラ
ムデータｅは出力されＣＰＵ１に読み込まれる。タイミ
ング発生器８では、チップセレクト信号ｇ、比較結果信
号ｈともにアクティブの場合、ＣＰＵ１の読出しタイミ
ング信号ｆがアクティブになった時にアドレスカウント
指示信号ｊを発生し、アドレス発生カウンタ７ではプロ
グラム読出しアドレス信号ｃをバス幅がバイトの場合は
‘１’、ワードの場合は‘２’カウントアップする。次
に読出しタイミング信号ｆがインアクティブになった
時、ラッチ出力指示信号ｋを発生し、新しいプログラム
読出しアドレス信号ｃによってメモリ２から読出された
プログラムデータｄをデータラッチ回路３にラッチす
る。ウェイト信号ｎは常にインアクティブのためＣＰＵ
１はウェイトなしでプログラムデータｅを読出せたこと
になる。
【０００８】比較結果が不一致だった場合、比較結果信
号ｈはアクティブにならない。比較結果信号ｈがインア
クティブでチップセレクト信号ｇがアクティブだった場
合、タイミング発生器８では読出しタイミング信号ｆが
アクティブになった時、直ちにウェイト信号ｎをアクテ
ィブとしＣＰＵ１をウェイトし読込み動作を停止させ
る。アドレス比較器６はアドレスロード指示信号ｉを発
生し、アドレス発生カウンタ７に新しいアドレスをロー
ドし、その後で比較結果信号ｈをアクティブにする。タ
イミング発生器８は比較結果信号ｈがアクティブになっ
てから一定時間後（時間はメモリ２の読み出し時間によ
って決定する）にラッチ出力指示信号Ｋを発生しロード
しなおされたアドレスで読み出されたプログラムデータ
ｄをデータラッチ回路３にラッチし、同時にウェイト信
号ｎをインアクティブする。ＣＰＵ１はウェイトが解除
されてプログラムの読み出しサイクルを再開する。さら
にアドレスカウント指示信号ｊを発生しプログラム読出
しアドレス信号ｃをカウントアップさせる。読出しタイ
ミング信号ｆがインアクティブになった時、タイミング
発生器８はラッチ出力指示信号ｋを再度発生し新しいプ
ログラムデータｃによってメモリ２から読み出されたプ
ログラムｄをデータラッチ回路３にラッチする。
号ｈはアクティブにならない。比較結果信号ｈがインア
クティブでチップセレクト信号ｇがアクティブだった場
合、タイミング発生器８では読出しタイミング信号ｆが
アクティブになった時、直ちにウェイト信号ｎをアクテ
ィブとしＣＰＵ１をウェイトし読込み動作を停止させ
る。アドレス比較器６はアドレスロード指示信号ｉを発
生し、アドレス発生カウンタ７に新しいアドレスをロー
ドし、その後で比較結果信号ｈをアクティブにする。タ
イミング発生器８は比較結果信号ｈがアクティブになっ
てから一定時間後（時間はメモリ２の読み出し時間によ
って決定する）にラッチ出力指示信号Ｋを発生しロード
しなおされたアドレスで読み出されたプログラムデータ
ｄをデータラッチ回路３にラッチし、同時にウェイト信
号ｎをインアクティブする。ＣＰＵ１はウェイトが解除
されてプログラムの読み出しサイクルを再開する。さら
にアドレスカウント指示信号ｊを発生しプログラム読出
しアドレス信号ｃをカウントアップさせる。読出しタイ
ミング信号ｆがインアクティブになった時、タイミング
発生器８はラッチ出力指示信号ｋを再度発生し新しいプ
ログラムデータｃによってメモリ２から読み出されたプ
ログラムｄをデータラッチ回路３にラッチする。
【０００９】
【発明の効果】以上説明したように本発明は、プログラ
ムの読み出しが連続した同一のアドレスから行われる場
合、読出したプログラムの内容をあらかじめラッチ回路
に保持しておき、ＣＰＵは角度のプログラムの読出しを
メモリからではなくラッチ回路から行うようにしている
ので、プログラム記憶素子の速度性能によらずに高速な
ＣＰＵバスが実現できる。
ムの読み出しが連続した同一のアドレスから行われる場
合、読出したプログラムの内容をあらかじめラッチ回路
に保持しておき、ＣＰＵは角度のプログラムの読出しを
メモリからではなくラッチ回路から行うようにしている
ので、プログラム記憶素子の速度性能によらずに高速な
ＣＰＵバスが実現できる。
【００１０】例えば、通常バスサイクルが２クロック、
クロック周波数１６ＭＨｚのＣＰＵでアクセス時間１２
０ｎｓｅｃのメモリをプログラム記憶素子として使用し
たとする。従来どうりメモリを直接ＣＰＵに接続した場
合バスサイクルには２ウェイト挿入しなければならな
い。本発明の場合は、プログラムに分岐がなければ（同
一アドレスのプログラムデータのみの場合）ウェイトな
し、分岐があった時３ウェイト必要になる。ここで平均
２０ステップ毎に分岐のあるプログラムを走らせた場
合、１ステップ平均１回のプログラムの読み出しがある
として、高速なメモリを使用して常にウェイトなしだっ
たときのバス速度を１とすると、従来の方法でのバス速
度は２．０、本発明の方法では１．０７５となりその効
果は絶大である。
クロック周波数１６ＭＨｚのＣＰＵでアクセス時間１２
０ｎｓｅｃのメモリをプログラム記憶素子として使用し
たとする。従来どうりメモリを直接ＣＰＵに接続した場
合バスサイクルには２ウェイト挿入しなければならな
い。本発明の場合は、プログラムに分岐がなければ（同
一アドレスのプログラムデータのみの場合）ウェイトな
し、分岐があった時３ウェイト必要になる。ここで平均
２０ステップ毎に分岐のあるプログラムを走らせた場
合、１ステップ平均１回のプログラムの読み出しがある
として、高速なメモリを使用して常にウェイトなしだっ
たときのバス速度を１とすると、従来の方法でのバス速
度は２．０、本発明の方法では１．０７５となりその効
果は絶大である。
【００１１】即ち、この分メモリは低速なメモリで済む
ので、メモリの大幅なコスト低減に効果がある。
ので、メモリの大幅なコスト低減に効果がある。
【図１】本発明の一実施例のブロック図。
１ ＣＰＵ ２ メモリ ３ プログラムラッチ回路 ４ アドレスデコーダ ５ アドレスラッチ回路 ６ アドレス比較器 ７ アドレス発生カウンタ ８ タイミング発生器 ａ ＣＰＵアドレス信号 ｂ ラッチ後ＣＰＵアドレス信号 ｃ プログラム読出しアドレス信号 ｄ プログラムデータ ｅ ＣＰＵ読出しプログラムデータ ｆ ＣＰＵ読出しタイミング信号 ｈ アドレス比較結果信号 ｉ アドレスロード指示信号 ｊ アドレスカウント指示信号 ｋ ラッチ出力指示信号 ｐ プログラム記憶素子チップセレクト入力 ｍ プログラム記憶素子アウトプットイネーブル入力 ｎ ＣＰＵウェイト信号
Claims (1)
- 【請求項１】 ＣＰＵからのＣＰＵアドレス信号をラッ
チするアドレスラッチ回路と、前記アドレスラッチ回路
にラッチされたＣＰＵアドレス信号を入力しこのＣＰＵ
アドレス信号と記憶されていた前回のＣＰＵアドレス信
号とを比較し一致信号あるいは不一致信号を出力する比
較器と、前記アドレスラッチ回路にラッチされたＣＰＵ
アドレス信号から前記不一致信号あるいは第１のタイミ
ング信号によりメモリのプログラム読出しアドレス信号
を発生するアドレス発生カウンタと、前記一致信号によ
りラッチされていたプログラムデータを前記ＣＰＵへ読
込ませた第２のタイミング信号により前記メモリからプ
ログラムデータを読み出しこれをラッチし前記ＣＰＵへ
読み込ませるデータラッチ回路と、前記一致信号と前記
ＣＰＵアドレス信号と前記ＣＰＵから発生される読出し
タイミング信号とから前記第１のタイミング信号と前記
第２のタイミング信号と前記ＣＰＵに読出しの停止を指
示する第３のタイミング信号とを発生するタイミング発
生器とを備えることを特徴とするプログラム読出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081315A JPH05298234A (ja) | 1992-04-03 | 1992-04-03 | プログラム読出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081315A JPH05298234A (ja) | 1992-04-03 | 1992-04-03 | プログラム読出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298234A true JPH05298234A (ja) | 1993-11-12 |
Family
ID=13742964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081315A Withdrawn JPH05298234A (ja) | 1992-04-03 | 1992-04-03 | プログラム読出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298234A (ja) |
-
1992
- 1992-04-03 JP JP4081315A patent/JPH05298234A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |