JPH09114732A - Ｒａｍデータ初期化回路 - Google Patents
Ｒａｍデータ初期化回路Info
- Publication number
- JPH09114732A JPH09114732A JP7268747A JP26874795A JPH09114732A JP H09114732 A JPH09114732 A JP H09114732A JP 7268747 A JP7268747 A JP 7268747A JP 26874795 A JP26874795 A JP 26874795A JP H09114732 A JPH09114732 A JP H09114732A
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- ram
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Abstract
(57)【要約】
【課題】 ＲＡＭのデータ初期化を素早く行えるＲＡＭ
データ初期化回路を得る。 【解決手段】 電源投入又はリセットにより生成される
開始信号が入力されると、ＲＡＭに擬似アドレスバス信
号及び擬似制御バス信号を出力するタイミング生成回路
３と、擬似アドレスバス信号及び前記擬似制御バス信号
に基づいて、あらかじめ設定された初期データをＲＡＭ
に書き込む片方向バッファ部６とを備えている。
データ初期化回路を得る。 【解決手段】 電源投入又はリセットにより生成される
開始信号が入力されると、ＲＡＭに擬似アドレスバス信
号及び擬似制御バス信号を出力するタイミング生成回路
３と、擬似アドレスバス信号及び前記擬似制御バス信号
に基づいて、あらかじめ設定された初期データをＲＡＭ
に書き込む片方向バッファ部６とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、電源投入時等にＲ
ＡＭに初期状態を設定するＲＡＭデータ初期化回路であ
る。
ＡＭに初期状態を設定するＲＡＭデータ初期化回路であ
る。
【０００２】
【従来の技術】従来のＲＡＭのデータ初期化は、演算部
のプログラム処理によって、ＲＡＭの全てのアドレスに
初期値（一般的には全てが“０”）を書き込んでいる。
また、信頼性が要求され、常時パリティチェックをして
いる通信装置等の機器では、電源投入等の直後におい
て、不定状態のＲＡＭに対してパリティ誤りを検出しな
いようにマスクをかけてからデータを初期化し、ＲＡＭ
の不定状態を解消している。また、ＲＡＭが複数個ある
場合は、演算部のプログラム処理は、アドレスの指定と
同時にＲＡＭの指定も行い、初期データを書き込んでい
る。
のプログラム処理によって、ＲＡＭの全てのアドレスに
初期値（一般的には全てが“０”）を書き込んでいる。
また、信頼性が要求され、常時パリティチェックをして
いる通信装置等の機器では、電源投入等の直後におい
て、不定状態のＲＡＭに対してパリティ誤りを検出しな
いようにマスクをかけてからデータを初期化し、ＲＡＭ
の不定状態を解消している。また、ＲＡＭが複数個ある
場合は、演算部のプログラム処理は、アドレスの指定と
同時にＲＡＭの指定も行い、初期データを書き込んでい
る。
【０００３】
【発明が解決しようとする課題】上記のような従来のＲ
ＡＭのデータ初期化では、演算部のプログラム処理に基
づいてＲＡＭのデータを初期化するために、データ初期
化を完了するまでには時間を要し、そのため、読み出し
データの不定時間が長くなるという問題点があった。ま
た、複数のＲＡＭに対し、一度の指定で初期データの書
き込みを実行できるのは、指定されたＲＡＭのアドレス
だけであるので、データ初期化処理が直列的になり、Ｒ
ＡＭの個数に比例して初期化処理時間を要するという問
題点があった。
ＡＭのデータ初期化では、演算部のプログラム処理に基
づいてＲＡＭのデータを初期化するために、データ初期
化を完了するまでには時間を要し、そのため、読み出し
データの不定時間が長くなるという問題点があった。ま
た、複数のＲＡＭに対し、一度の指定で初期データの書
き込みを実行できるのは、指定されたＲＡＭのアドレス
だけであるので、データ初期化処理が直列的になり、Ｒ
ＡＭの個数に比例して初期化処理時間を要するという問
題点があった。
【０００４】そこで、ＲＡＭのデータ初期化を素早く行
えるＲＡＭデータ初期化回路が望まれていた。
えるＲＡＭデータ初期化回路が望まれていた。
【０００５】
【課題を解決するための手段】本発明に係るＲＡＭデー
タ初期化回路は、電源投入又はリセットにより生成され
る開始信号が入力されると、ＲＡＭに擬似アドレスバス
信号及び擬似制御バス信号を出力する擬似信号生成手段
と、擬似アドレスバス信号及び擬似制御バス信号に基づ
いて、あらかじめ設定された初期データをＲＡＭに書き
込むデータ書き込み手段とを備えている。演算部の代わ
りに擬似的にアドレスバス信号及び制御バス信号を出力
し、初期データをＲＡＭに書き込む回路を備えたこと
で、演算部のプログラム処理に比べてデータ初期化時間
が短縮される。
タ初期化回路は、電源投入又はリセットにより生成され
る開始信号が入力されると、ＲＡＭに擬似アドレスバス
信号及び擬似制御バス信号を出力する擬似信号生成手段
と、擬似アドレスバス信号及び擬似制御バス信号に基づ
いて、あらかじめ設定された初期データをＲＡＭに書き
込むデータ書き込み手段とを備えている。演算部の代わ
りに擬似的にアドレスバス信号及び制御バス信号を出力
し、初期データをＲＡＭに書き込む回路を備えたこと
で、演算部のプログラム処理に比べてデータ初期化時間
が短縮される。
【０００６】また、本発明に係るＲＡＭデータ初期化回
路におけるデータ書き込み手段は、並列に接続された複
数個のＲＡＭに、初期データを一度に書き込むことを特
徴としている。擬似アドレス信号がアドレスを指定し、
そのアドレスに対応した複数個のＲＡＭのアドレスを一
度にデータ初期化処理する。そのため、ＲＡＭの個数に
左右されることなくデータ初期化の時間は一定となる。
路におけるデータ書き込み手段は、並列に接続された複
数個のＲＡＭに、初期データを一度に書き込むことを特
徴としている。擬似アドレス信号がアドレスを指定し、
そのアドレスに対応した複数個のＲＡＭのアドレスを一
度にデータ初期化処理する。そのため、ＲＡＭの個数に
左右されることなくデータ初期化の時間は一定となる。
【０００７】
【発明の実施の形態】図１は本発明の実施の形態に係る
ＲＡＭデータ初期化回路の回路図である。図において、
１はクロック信号を発生する発振回路である。カウンタ
回路２は、発振回路１に接続されている。電源投入によ
り、パワーオンリセット信号が発信され、カウンタ回路
２に入力されると、カウンタ回路２は、発振回路１が出
力するクロックを最大値までカウントアップする。カウ
ントの最大値は、ＲＡＭのアドレス数、ＲＡＭへのアク
セス速度及びクロック周波数に応じて設定されている。
タイミング生成回路３は、カウンタ回路２のカウントア
ップに応じて、ＲＡＭのアドレスを指定する擬似アドレ
スバス信号、及びＲＡＭに書き込む初期データのタイミ
ング制御等を行う擬似制御バス信号を出力する。また、
カウンタ回路２がカウントアップをしている間、初期化
処理有効信号を出力する。本実施の形態においては、タ
イミング生成回路３は、２カウントに１回の割合で擬似
アドレスバス信号及び擬似制御バス信号を出力する。ア
ドレスバス選択回路４は、初期化処理有効信号が出力さ
れている間は、タイミング生成回路３から送出された擬
似アドレスバス信号を通過させる。また、初期化処理有
効信号が停止されると、ＣＰＵ１０から送出されたＣＰ
Ｕアドレスバス信号を通過させ、入力した信号をＲＡＭ
アドレスバス信号としてＲＡＭ７に出力する。同様に、
制御バス選択回路５は、初期化処理有効信号が出力され
ている間は、タイミング生成回路３から送出された擬似
制御バス信号を通過させ、初期化処理有効信号が停止さ
れると、ＣＰＵ１０から送出されたＣＰＵ制御バス信号
を通過させ、入力した信号をＲＡＭ制御バス信号として
ＲＡＭ７に出力する。
ＲＡＭデータ初期化回路の回路図である。図において、
１はクロック信号を発生する発振回路である。カウンタ
回路２は、発振回路１に接続されている。電源投入によ
り、パワーオンリセット信号が発信され、カウンタ回路
２に入力されると、カウンタ回路２は、発振回路１が出
力するクロックを最大値までカウントアップする。カウ
ントの最大値は、ＲＡＭのアドレス数、ＲＡＭへのアク
セス速度及びクロック周波数に応じて設定されている。
タイミング生成回路３は、カウンタ回路２のカウントア
ップに応じて、ＲＡＭのアドレスを指定する擬似アドレ
スバス信号、及びＲＡＭに書き込む初期データのタイミ
ング制御等を行う擬似制御バス信号を出力する。また、
カウンタ回路２がカウントアップをしている間、初期化
処理有効信号を出力する。本実施の形態においては、タ
イミング生成回路３は、２カウントに１回の割合で擬似
アドレスバス信号及び擬似制御バス信号を出力する。ア
ドレスバス選択回路４は、初期化処理有効信号が出力さ
れている間は、タイミング生成回路３から送出された擬
似アドレスバス信号を通過させる。また、初期化処理有
効信号が停止されると、ＣＰＵ１０から送出されたＣＰ
Ｕアドレスバス信号を通過させ、入力した信号をＲＡＭ
アドレスバス信号としてＲＡＭ７に出力する。同様に、
制御バス選択回路５は、初期化処理有効信号が出力され
ている間は、タイミング生成回路３から送出された擬似
制御バス信号を通過させ、初期化処理有効信号が停止さ
れると、ＣＰＵ１０から送出されたＣＰＵ制御バス信号
を通過させ、入力した信号をＲＡＭ制御バス信号として
ＲＡＭ７に出力する。
【０００８】６は片方向バッファ部である。初期化処理
有効信号が出力されている間、あらかじめ定められてい
る初期データを通過させ、ＲＡＭデータバス信号として
ＲＡＭ７に出力する。本実施の形態では、この初期デー
タの値は全て“０”とする。８は双方向バッファ部であ
る。初期化処理有効信号が停止されると、ＣＰＵ１０が
ＲＡＭ７に書き込むデータ、及びＣＰＵ１０がＲＡＭ７
から読み込むデータを通過させる。９はＡＮＤ回路であ
り、パワーオンリセット信号及び初期化処理有効信号が
入力端子より入力されると、初期化終了信号を出力する
ものである。なお、カウンタ回路２及びタイミング生成
回路３については負論理で動作するものとする。
有効信号が出力されている間、あらかじめ定められてい
る初期データを通過させ、ＲＡＭデータバス信号として
ＲＡＭ７に出力する。本実施の形態では、この初期デー
タの値は全て“０”とする。８は双方向バッファ部であ
る。初期化処理有効信号が停止されると、ＣＰＵ１０が
ＲＡＭ７に書き込むデータ、及びＣＰＵ１０がＲＡＭ７
から読み込むデータを通過させる。９はＡＮＤ回路であ
り、パワーオンリセット信号及び初期化処理有効信号が
入力端子より入力されると、初期化終了信号を出力する
ものである。なお、カウンタ回路２及びタイミング生成
回路３については負論理で動作するものとする。
【０００９】次に、動作について説明する。図２は本発
明の実施の形態に係る主な信号のタイムチャートであ
る。電源が投入されると、数十ｍｓのアクティブ状態
“Ｌ”の後にパワーオンリセット信号が“Ｈ”状態とし
て出力される。パワーオンリセット信号が出力される
と、カウント回路２は、発振回路１が出力したクロック
信号のカウントを始める。カウンタ回路２からの分周信
号がタイミング生成回路３に入力されると、タイミング
生成回路３は、分周信号に基づいて擬似アドレスバス信
号並びに擬似制御バス信号を出力し、初期化処理有効信
号を出力する。
明の実施の形態に係る主な信号のタイムチャートであ
る。電源が投入されると、数十ｍｓのアクティブ状態
“Ｌ”の後にパワーオンリセット信号が“Ｈ”状態とし
て出力される。パワーオンリセット信号が出力される
と、カウント回路２は、発振回路１が出力したクロック
信号のカウントを始める。カウンタ回路２からの分周信
号がタイミング生成回路３に入力されると、タイミング
生成回路３は、分周信号に基づいて擬似アドレスバス信
号並びに擬似制御バス信号を出力し、初期化処理有効信
号を出力する。
【００１０】アドレスバス選択回路４と制御バス選択回
路５は、タイミング生成回路３から初期化処理有効信号
が出力されている間、それぞれ擬似アドレスバス信号と
擬似制御バス信号を通過させる。アドレスバス選択回路
４と制御バス選択回路５は、タイミング生成回路３から
出力された擬似アドレスバス信号及び擬似制御バス信号
を、それぞれＲＡＭアドレスバス信号とＲＡＭ制御バス
信号としてＲＡＭ７に出力する。また、同様に初期化処
理有効信号が出力されている間、片方向バッファ部６が
動作し、初期データ信号がＲＡＭデータバス信号として
ＲＡＭ７に出力される。ＲＡＭデータバス信号は、ＲＡ
Ｍアドレスバス信号及びＲＡＭ制御バス信号に基づい
て、ＲＡＭ７に書き込まれる。
路５は、タイミング生成回路３から初期化処理有効信号
が出力されている間、それぞれ擬似アドレスバス信号と
擬似制御バス信号を通過させる。アドレスバス選択回路
４と制御バス選択回路５は、タイミング生成回路３から
出力された擬似アドレスバス信号及び擬似制御バス信号
を、それぞれＲＡＭアドレスバス信号とＲＡＭ制御バス
信号としてＲＡＭ７に出力する。また、同様に初期化処
理有効信号が出力されている間、片方向バッファ部６が
動作し、初期データ信号がＲＡＭデータバス信号として
ＲＡＭ７に出力される。ＲＡＭデータバス信号は、ＲＡ
Ｍアドレスバス信号及びＲＡＭ制御バス信号に基づい
て、ＲＡＭ７に書き込まれる。
【００１１】カウンタ回路２が、最大値までカウントア
ップして動作を終了すると、タイミング生成回路３は、
初期化処理有効信号を“Ｈ”にして出力を停止し、動作
を終了する。初期化処理有効信号が停止されると、アド
レスバス選択回路４と制御バス選択回路５は、それぞれ
擬似アドレスバス信号及び擬似制御バス信号から、ＣＰ
Ｕアドレスバス信号及びＣＰＵ制御バス信号を通過させ
るように切り替える。また、片方向バッファ部６は動作
を中止し、双方向バッファ部８が動作を開始する。初期
化処理信号が停止され、“Ｈ”状態となり、ＡＮＤ回路
９の２つの入力端子には両方“Ｈ”が入力されたので、
初期化終了信号がＣＰＵ１０に出力される。
ップして動作を終了すると、タイミング生成回路３は、
初期化処理有効信号を“Ｈ”にして出力を停止し、動作
を終了する。初期化処理有効信号が停止されると、アド
レスバス選択回路４と制御バス選択回路５は、それぞれ
擬似アドレスバス信号及び擬似制御バス信号から、ＣＰ
Ｕアドレスバス信号及びＣＰＵ制御バス信号を通過させ
るように切り替える。また、片方向バッファ部６は動作
を中止し、双方向バッファ部８が動作を開始する。初期
化処理信号が停止され、“Ｈ”状態となり、ＡＮＤ回路
９の２つの入力端子には両方“Ｈ”が入力されたので、
初期化終了信号がＣＰＵ１０に出力される。
【００１２】ＣＰＵ１０は、初期化終了信号が入力され
ると、ＲＡＭのデータ初期化が終了し、アクセスが可能
になったと判断して通常のＲＡＭへのアクセス動作に入
る。
ると、ＲＡＭのデータ初期化が終了し、アクセスが可能
になったと判断して通常のＲＡＭへのアクセス動作に入
る。
【００１３】なお、上述の実施の形態においては、ＲＡ
Ｍの数はひとつを考慮しているが、本発明ではそれに限
定されるものではなく、複数のＲＡＭにおいても使用で
きる。この回路では、擬似アドレス信号は特定のＲＡＭ
に対してのみアドレスを指定して処理する必要はなく、
複数のＲＡＭに対して同じアドレスを指定し、同時に処
理すればいいので、複数のＲＡＭを並列に接続しておけ
ば一度にデータ初期化処理できる。
Ｍの数はひとつを考慮しているが、本発明ではそれに限
定されるものではなく、複数のＲＡＭにおいても使用で
きる。この回路では、擬似アドレス信号は特定のＲＡＭ
に対してのみアドレスを指定して処理する必要はなく、
複数のＲＡＭに対して同じアドレスを指定し、同時に処
理すればいいので、複数のＲＡＭを並列に接続しておけ
ば一度にデータ初期化処理できる。
【００１４】また、上述の実施の形態においては、初期
データをすべて“０”として例示したが、本発明ではそ
れに限定されるものではなく、初期データを任意に設定
できる。
データをすべて“０”として例示したが、本発明ではそ
れに限定されるものではなく、初期データを任意に設定
できる。
【００１５】ところで、本実施の形態においては、電源
投入による回路の動作として例示したが、本発明ではそ
れに限定されるものではなく、ＣＰＵがリセットされた
場合のＲＡＭチェックにも利用できる。
投入による回路の動作として例示したが、本発明ではそ
れに限定されるものではなく、ＣＰＵがリセットされた
場合のＲＡＭチェックにも利用できる。
【００１６】
【発明の効果】以上のように本発明によれば、電源投入
又はリセットにより生成される開始信号が入力される
と、擬似信号生成手段によって擬似アドレス信号、及び
擬似制御信号を生成させ、これらの信号に基づいて、デ
ータ書き込み手段に初期データをＲＡＭに書き込ませる
ようにしたので、演算部の介在なしに、ＲＡＭのアクセ
スタイムに近いスピードでデータ初期化を行うことがで
きる。したがって、演算部によるプログラム処理よりも
高速にデータ初期化処理を行うことができる。
又はリセットにより生成される開始信号が入力される
と、擬似信号生成手段によって擬似アドレス信号、及び
擬似制御信号を生成させ、これらの信号に基づいて、デ
ータ書き込み手段に初期データをＲＡＭに書き込ませる
ようにしたので、演算部の介在なしに、ＲＡＭのアクセ
スタイムに近いスピードでデータ初期化を行うことがで
きる。したがって、演算部によるプログラム処理よりも
高速にデータ初期化処理を行うことができる。
【００１７】また、本発明では、並列に接続された複数
個のＲＡＭに初期データを一度に書き込むようにしたの
で、ＲＡＭの個数に左右されることなく初期化時間は一
定となり、ＲＡＭの個数が多いほど時間短縮の効果が大
きくなる。
個のＲＡＭに初期データを一度に書き込むようにしたの
で、ＲＡＭの個数に左右されることなく初期化時間は一
定となり、ＲＡＭの個数が多いほど時間短縮の効果が大
きくなる。
【図１】本発明の実施の形態に係るＲＡＭデータ初期化
回路の回路図である。
回路の回路図である。
【図２】本発明の実施の形態に係る主な信号のタイムチ
ャートである。
ャートである。
１ 発振回路 ２ カウンタ回路 ３ タイミング生成回路 ４ アドレスバス選択回路 ５ 制御バス選択回路 ６ 片方向バッファ部 ７ ＲＡＭ ８ 双方向バッファ部 ９ ＡＮＤ回路 １０ ＣＰＵ
Claims (3)
- 【請求項１】 電源投入又はリセットにより生成される
開始信号が入力されると、ＲＡＭに擬似アドレスバス信
号及び擬似制御バス信号を出力する擬似信号生成手段
と、 前記擬似アドレスバス信号及び前記擬似制御バス信号に
基づいて、あらかじめ設定された初期データをＲＡＭに
書き込むデータ書き込み手段とを備えたことを特徴とす
るＲＡＭデータ初期化回路。 - 【請求項２】 前記データ書き込み手段は、並列に接続
された複数個の前記ＲＡＭに、前記初期データを一度に
書き込むことを特徴とする請求項１記載のＲＡＭデータ
初期化回路。 - 【請求項３】 前記擬似信号生成手段は、電源投入又は
リセットにより生成される開始信号が入力されると、ク
ロックを最大値までカウントアップするカウンタ回路
と、前記カウントアップに基づいて、前記擬似アドレス
バス信号及び前記擬似制御バス信号を出力するタイミン
グ生成回路とを備え、そして、 前記データ書き込み手段は、前記カウントアップの間、
前記擬似アドレスバス信号及び前記擬似制御バス信号を
通過させ、前記カウントアップが終了すると、前記ＲＡ
Ｍとデータの授受を行う演算部から出力されるアドレス
バス信号及び制御バス信号を通過させる選択回路部と、
前記カウントアップの間、前記ＲＡＭに前記初期データ
を書き込む片方向バッファ部とを備えたことを特徴とす
る請求項１又は２記載のＲＡＭデータ初期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268747A JPH09114732A (ja) | 1995-10-17 | 1995-10-17 | Ｒａｍデータ初期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268747A JPH09114732A (ja) | 1995-10-17 | 1995-10-17 | Ｒａｍデータ初期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114732A true JPH09114732A (ja) | 1997-05-02 |
Family
ID=17462781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7268747A Pending JPH09114732A (ja) | 1995-10-17 | 1995-10-17 | Ｒａｍデータ初期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114732A (ja) |
-
1995
- 1995-10-17 JP JP7268747A patent/JPH09114732A/ja active Pending
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