JP2702431B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2702431B2 JP2702431B2 JP7032484A JP3248495A JP2702431B2 JP 2702431 B2 JP2702431 B2 JP 2702431B2 JP 7032484 A JP7032484 A JP 7032484A JP 3248495 A JP3248495 A JP 3248495A JP 2702431 B2 JP2702431 B2 JP 2702431B2
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- signal
- timer
- clock signal
- clock
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/14—Time supervision arrangements, e.g. real time clock
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に複数のタイマカウンタを内蔵するシングルチ
ップマイクロコンピュータ（以下シングルチップマイコ
ン）に関する。
関し、特に複数のタイマカウンタを内蔵するシングルチ
ップマイクロコンピュータ（以下シングルチップマイコ
ン）に関する。
【０００２】
【従来の技術】一般に、シングルチップマイコンに内蔵
されるタイマカウンタは、任意の時間の計測や、外部か
らの入力パルスの計数に使用され、これらの計測計数動
作の各々は上記タイマカウンタが１つの独立したタイマ
カウンタとして実行される。また、シングルチップマイ
コンが２つのタイマカウンタを内蔵した場合は、一方を
時間計測タイマとして使用し、他方を外部入力パルス計
数用のカウントタイマとして使用し、それら双方のタイ
マカウンタを用いて任意の時間、外部入力パルスを計数
するという使い方もある。
されるタイマカウンタは、任意の時間の計測や、外部か
らの入力パルスの計数に使用され、これらの計測計数動
作の各々は上記タイマカウンタが１つの独立したタイマ
カウンタとして実行される。また、シングルチップマイ
コンが２つのタイマカウンタを内蔵した場合は、一方を
時間計測タイマとして使用し、他方を外部入力パルス計
数用のカウントタイマとして使用し、それら双方のタイ
マカウンタを用いて任意の時間、外部入力パルスを計数
するという使い方もある。
【０００３】ここでは、従来のマイクロコンピュータと
して上述の２つの内蔵タイマカウンタを備えそれぞれ時
間計測タイマ用および外部入力パルス計数用に用いるシ
ングルチップマイコンの例について説明する。
して上述の２つの内蔵タイマカウンタを備えそれぞれ時
間計測タイマ用および外部入力パルス計数用に用いるシ
ングルチップマイコンの例について説明する。
【０００４】従来のこの種の一般的な第１のマイクロコ
ンピュータをブロックで示す図４を参照すると、この従
来のマイクロコンピュータは、Ｘ１端子Ｔ１からのクロ
ックＸ１を所定の分周比で分周しＣＰＵ２とＭＰＸ７
１，８１にそれぞれ供給する内部クロックＸＣ，Ｘａ
１，Ｘａ２，Ｘｂ１，Ｘｂ２を生成する分周器１と、ク
ロックＸＣに同期してＲＯＭ３に格納したプログラムに
従い処理を行うＣＰＵ２と、ＣＰＵ２のプログラムを格
納したＲＯＭ３と、データおよびアドレスの伝送用の双
方向複数ビット長のバス４と、ライト信号Ｗおよびリー
ド信号Ｒのそれぞれ伝送用の信号線５，６と、タイマカ
ウンタ７，８とを備える。
ンピュータをブロックで示す図４を参照すると、この従
来のマイクロコンピュータは、Ｘ１端子Ｔ１からのクロ
ックＸ１を所定の分周比で分周しＣＰＵ２とＭＰＸ７
１，８１にそれぞれ供給する内部クロックＸＣ，Ｘａ
１，Ｘａ２，Ｘｂ１，Ｘｂ２を生成する分周器１と、ク
ロックＸＣに同期してＲＯＭ３に格納したプログラムに
従い処理を行うＣＰＵ２と、ＣＰＵ２のプログラムを格
納したＲＯＭ３と、データおよびアドレスの伝送用の双
方向複数ビット長のバス４と、ライト信号Ｗおよびリー
ド信号Ｒのそれぞれ伝送用の信号線５，６と、タイマカ
ウンタ７，８とを備える。
【０００５】タイマカウンタ７は、１ビットのレジスタ
から成りカウンタ７５の動作を制御する動作制御回路７
０と、ＭＰＸ７１と、２ビットのレジスタでＭＰＸ７１
が出力するクロックの選択を行うＣＬＳＥＬ７２と、２
入力のＡＮＤゲート７３と、２入力のＯＲゲート７４
と、カウンタ７５と、比較値設定レジスタ７６と、比較
回路７７と、フリップフロップ（Ｆ／Ｆ）７８と、ＩＮ
ＴＴ７９とを備える。
から成りカウンタ７５の動作を制御する動作制御回路７
０と、ＭＰＸ７１と、２ビットのレジスタでＭＰＸ７１
が出力するクロックの選択を行うＣＬＳＥＬ７２と、２
入力のＡＮＤゲート７３と、２入力のＯＲゲート７４
と、カウンタ７５と、比較値設定レジスタ７６と、比較
回路７７と、フリップフロップ（Ｆ／Ｆ）７８と、ＩＮ
ＴＴ７９とを備える。
【０００６】ここで、ライト信号Ｗはこれら動作制御回
路７０，８０と、ＣＬＳＥＬ７２，８２と、比較値設定
レジスタ７６，８６と、およびＩＮＴＴ７９，８９への
データ書込時に’１’となる信号であり、リード信号Ｒ
はカウンタ７５，８５からのデータの読出時に’１’と
なる信号である。
路７０，８０と、ＣＬＳＥＬ７２，８２と、比較値設定
レジスタ７６，８６と、およびＩＮＴＴ７９，８９への
データ書込時に’１’となる信号であり、リード信号Ｒ
はカウンタ７５，８５からのデータの読出時に’１’と
なる信号である。
【０００７】次に、図４および動作タイムチャートを示
す図５を参照して、従来のマイクロコンピュータの動作
について説明すると、まず、ＣＰＵ２は、バス４を経由
してタイマカウンタ７，８に対してアドレス，データを
供給し、信号線５のライト信号Ｗに同期して、タイマカ
ウンタ７，８の各レジスタすなわち動作制御回路７０，
８０と、ＣＬＳＥＬ７２，８２と、比較値設定レジスタ
７６，８６と、およびＩＮＴＴ７９，８９にそれぞれデ
ータの書込みを行う。また、信号線６のリード信号Ｒに
同期して、バス４を経由してタイマカウンタ７，８に対
してアドレスを出力し、カウンタ７５，８５からデータ
の読出しを行う。さらに、ＩＮＴＴ７９またはＩＮＴＴ
８９からの割込み信号ＩＮＴ発生により割込み処理を行
う。この割込み処理は、バス４を介して信号線５のライ
ト信号Ｗを’１’とし、割込み信号ＩＮＴ発生に対応す
る割込みフラグすなわちＩＮＴＴ７９またはＩＮＴＴ８
９の内容のクリア処理を行ったあと、ＲＯＭ３に格納さ
れている割込み信号ＩＮＴ対応の割込み処理ルーチンを
実行する。
す図５を参照して、従来のマイクロコンピュータの動作
について説明すると、まず、ＣＰＵ２は、バス４を経由
してタイマカウンタ７，８に対してアドレス，データを
供給し、信号線５のライト信号Ｗに同期して、タイマカ
ウンタ７，８の各レジスタすなわち動作制御回路７０，
８０と、ＣＬＳＥＬ７２，８２と、比較値設定レジスタ
７６，８６と、およびＩＮＴＴ７９，８９にそれぞれデ
ータの書込みを行う。また、信号線６のリード信号Ｒに
同期して、バス４を経由してタイマカウンタ７，８に対
してアドレスを出力し、カウンタ７５，８５からデータ
の読出しを行う。さらに、ＩＮＴＴ７９またはＩＮＴＴ
８９からの割込み信号ＩＮＴ発生により割込み処理を行
う。この割込み処理は、バス４を介して信号線５のライ
ト信号Ｗを’１’とし、割込み信号ＩＮＴ発生に対応す
る割込みフラグすなわちＩＮＴＴ７９またはＩＮＴＴ８
９の内容のクリア処理を行ったあと、ＲＯＭ３に格納さ
れている割込み信号ＩＮＴ対応の割込み処理ルーチンを
実行する。
【０００８】動作制御回路７０へのデータＤａの書込
は、ＣＰＵ２によりバス４を経由してライト信号Ｗに同
期して行われる。動作制御回路７０の出力データＤａ
が’０’のとき、ＡＮＤゲート７３の出力は’０’とな
りカウンタ７５は動作しない。データＤａを’１’とし
たとき、カウンタ７５は初期化され、Ｆ／Ｆ７８の内容
は’１’となり、ＩＮＴＴ７９の内容は’０’となる。
この時、ＡＮＤゲート７３の出力のカウントパルスＰａ
はＭＰＸ７１の出力となり、カウンタ７５はＭＰＸ７１
出力の立上がりに同期してカウント動作を行う。ＭＰＸ
７１は、分周器１から供給されるクロックＸａ１，Ｘａ
２を入力とし、ＣＬＳＥＬ７２の出力信号に応答してこ
れらクロックＸａ１，Ｘａ２のうちのいずれか一つをＡ
ＮＤゲート７３に出力する。ＣＬＳＥＬ７２への書込
は、ＣＰＵ２によりバス４を介して、信号線５のライト
信号Ｗに同期して行われる。
は、ＣＰＵ２によりバス４を経由してライト信号Ｗに同
期して行われる。動作制御回路７０の出力データＤａ
が’０’のとき、ＡＮＤゲート７３の出力は’０’とな
りカウンタ７５は動作しない。データＤａを’１’とし
たとき、カウンタ７５は初期化され、Ｆ／Ｆ７８の内容
は’１’となり、ＩＮＴＴ７９の内容は’０’となる。
この時、ＡＮＤゲート７３の出力のカウントパルスＰａ
はＭＰＸ７１の出力となり、カウンタ７５はＭＰＸ７１
出力の立上がりに同期してカウント動作を行う。ＭＰＸ
７１は、分周器１から供給されるクロックＸａ１，Ｘａ
２を入力とし、ＣＬＳＥＬ７２の出力信号に応答してこ
れらクロックＸａ１，Ｘａ２のうちのいずれか一つをＡ
ＮＤゲート７３に出力する。ＣＬＳＥＬ７２への書込
は、ＣＰＵ２によりバス４を介して、信号線５のライト
信号Ｗに同期して行われる。
【０００９】カウンタ７５は、比較値設定レジスタ７６
の設定値Ｍａと一致するまでカウントパルスＰａの立上
がりに同期してカウントアップする。カウンタ７５の計
数値Ｎａは常に比較回路７７に供給される。計数値Ｎａ
は、動作制御回路７０へのデータＤａ’１’書込や、比
較回路７７から出力される一致信号の発生中にカウント
パルスＰａの立上がり（以下カウントパルスＰａ）が入
力されるとＯＲゲート４２４の出力リセットパルスＩａ
により初期化される。カウンタ７５の読出しは、ＣＰＵ
２によりバス４を介して、信号線６のリード信号Ｒに同
期して行われる。
の設定値Ｍａと一致するまでカウントパルスＰａの立上
がりに同期してカウントアップする。カウンタ７５の計
数値Ｎａは常に比較回路７７に供給される。計数値Ｎａ
は、動作制御回路７０へのデータＤａ’１’書込や、比
較回路７７から出力される一致信号の発生中にカウント
パルスＰａの立上がり（以下カウントパルスＰａ）が入
力されるとＯＲゲート４２４の出力リセットパルスＩａ
により初期化される。カウンタ７５の読出しは、ＣＰＵ
２によりバス４を介して、信号線６のリード信号Ｒに同
期して行われる。
【００１０】比較値設定レジスタ７６は、ＣＬＳＥＬ７
２が選択したクロックの周波数から算出した計測時間に
対応する任意設定値Ｍａを設定するレジスタである。比
較値設定レジスタ７６への書込はＣＰＵ２によりバス４
を介して、ライト信号Ｗに同期して行われる。設定値Ｍ
ａは、常に比較回路７７に供給される。
２が選択したクロックの周波数から算出した計測時間に
対応する任意設定値Ｍａを設定するレジスタである。比
較値設定レジスタ７６への書込はＣＰＵ２によりバス４
を介して、ライト信号Ｗに同期して行われる。設定値Ｍ
ａは、常に比較回路７７に供給される。
【００１１】比較回路７７は、常に比較設定値Ｍａと計
数値Ｎａとを比較し、双方の値が一致した時に一致信号
Ｃａ’１’を出力し、次のカウントパルスＰａでＦ／Ｆ
７８とＩＮＴＴ７９とＯＲゲート７４に対し制御信号を
出力する。Ｆ／Ｆ７８は、動作制御回路７０に’１’を
書込むことにより’１’となり、比較回路７７から一致
信号Ｃａ出力中にカウントパルスＰａが入力されるとそ
の出力Ｏａが反転する。この出力Ｏａは、端子Ｔ２に出
力される。
数値Ｎａとを比較し、双方の値が一致した時に一致信号
Ｃａ’１’を出力し、次のカウントパルスＰａでＦ／Ｆ
７８とＩＮＴＴ７９とＯＲゲート７４に対し制御信号を
出力する。Ｆ／Ｆ７８は、動作制御回路７０に’１’を
書込むことにより’１’となり、比較回路７７から一致
信号Ｃａ出力中にカウントパルスＰａが入力されるとそ
の出力Ｏａが反転する。この出力Ｏａは、端子Ｔ２に出
力される。
【００１２】ＩＮＴＴ７９は、動作制御回路７０のデー
タＤａとして’１’を書き込むことにより’０’とな
り、比較回路７７から一致信号Ｃａ出力中にカウントパ
ルスＰａが入力されるとその出力ＩＮＴａが’１’とな
る割込みフラグである。また、ＩＮＴａは常にＣＰＵ２
に供給され、このＩＮＴａ＝’１’となったときにＣＰ
Ｕ２が行う割込み処理により、その内容はクリアされ
る。タイマカウンタ８は、タイマカウンタ７の構成に対
して計数対象のパルスＴＩｂ入力端子Ｔ３を追加した構
成となっており、ＣＬＳＥＬ８４の設定値に対応してカ
ウントパルスＰｂとしてパルスＴＩｂを選択できる。そ
れ以外は、タイマカウンタ７と同様であるため説明は省
略する。
タＤａとして’１’を書き込むことにより’０’とな
り、比較回路７７から一致信号Ｃａ出力中にカウントパ
ルスＰａが入力されるとその出力ＩＮＴａが’１’とな
る割込みフラグである。また、ＩＮＴａは常にＣＰＵ２
に供給され、このＩＮＴａ＝’１’となったときにＣＰ
Ｕ２が行う割込み処理により、その内容はクリアされ
る。タイマカウンタ８は、タイマカウンタ７の構成に対
して計数対象のパルスＴＩｂ入力端子Ｔ３を追加した構
成となっており、ＣＬＳＥＬ８４の設定値に対応してカ
ウントパルスＰｂとしてパルスＴＩｂを選択できる。そ
れ以外は、タイマカウンタ７と同様であるため説明は省
略する。
【００１３】ここで、説明の便宜上タイマカウンタ７を
任意の時間の計測用の時間計測タイマとし、タイマカウ
ンタ８を外部入力パルスのカウント用のカウントタイマ
とする。また、時間計測タイマ、カウントタイマともに
８ビットのタイマカウンタとする。
任意の時間の計測用の時間計測タイマとし、タイマカウ
ンタ８を外部入力パルスのカウント用のカウントタイマ
とする。また、時間計測タイマ、カウントタイマともに
８ビットのタイマカウンタとする。
【００１４】次に、動作タイムチャートを示す図５を参
照して従来のマイクロコンピュータの外部入力パルスの
カウント動作について説明すると、まず、タイマカウン
タ７，８の動作モードの設定を行う。タイマカウンタ７
の動作設定は、ＲＯＭ３からの出力プログラム（命令）
ＩＰをＣＰＵ２が解読し、バス４を介してＣＬＳＥＬ７
２と比較値設定レジスタ７６との各々にデータ設定する
ことにより行う。比較値設定レジスタ７６には、ＣＬＳ
ＥＬ７２により選択したクロックＸａのクロック周波数
から算出した計測時間対応の任意の設定値Ｍａとしてデ
ータ’ｎ’（計測時間＝クロック周波数×（ｎ＋１））
を設定する。また、ＣＬＳＥＬ７２には、カウンタ７５
がカウントアップ用の基準クロックをクロックＸａ１，
Ｘａ２の２種類のクロックのうちのいずれか一方を選択
するためのデータを設定する。
照して従来のマイクロコンピュータの外部入力パルスの
カウント動作について説明すると、まず、タイマカウン
タ７，８の動作モードの設定を行う。タイマカウンタ７
の動作設定は、ＲＯＭ３からの出力プログラム（命令）
ＩＰをＣＰＵ２が解読し、バス４を介してＣＬＳＥＬ７
２と比較値設定レジスタ７６との各々にデータ設定する
ことにより行う。比較値設定レジスタ７６には、ＣＬＳ
ＥＬ７２により選択したクロックＸａのクロック周波数
から算出した計測時間対応の任意の設定値Ｍａとしてデ
ータ’ｎ’（計測時間＝クロック周波数×（ｎ＋１））
を設定する。また、ＣＬＳＥＬ７２には、カウンタ７５
がカウントアップ用の基準クロックをクロックＸａ１，
Ｘａ２の２種類のクロックのうちのいずれか一方を選択
するためのデータを設定する。
【００１５】また、タイマカウンタ８の動作設定は、同
様にＲＯＭ３のプログラムをＣＰＵ２が解読し、ＣＬＳ
ＥＬ８２と比較値設定レジスタ８６との各々にデータ設
定することにより行う。比較値設定レジスタ８６には、
設定値Ｍｂとして最大値’ＦＦＨ’を設定する。また、
ＣＬＳＥＬ８２には、ＭＰＸ８１の出力にクロックＸｂ
１，Ｘｂ２に加えてパルスＴＩｂを選択するデータを設
定する。
様にＲＯＭ３のプログラムをＣＰＵ２が解読し、ＣＬＳ
ＥＬ８２と比較値設定レジスタ８６との各々にデータ設
定することにより行う。比較値設定レジスタ８６には、
設定値Ｍｂとして最大値’ＦＦＨ’を設定する。また、
ＣＬＳＥＬ８２には、ＭＰＸ８１の出力にクロックＸｂ
１，Ｘｂ２に加えてパルスＴＩｂを選択するデータを設
定する。
【００１６】つぎに、タイマカウンタ７，８の動作を開
始する。まず、ＣＰＵ２は、プログラムＩＰの解読結果
にしたがい、動作制御回路８０の出力データＤｂを’
１’に設定する。このときカウンタ８５が’００Ｈ’に
初期化され、Ｆ／Ｆ８８は’１’となり、ＩＮＴＴ８９
は’０’となる。カウンタ８５は計数値Ｎｂが比較値設
定レジスタ８６の設定値Ｍｂ’ＦＦＨ’と一致するまで
パルスＴＩｂに同期してカウントアップする。
始する。まず、ＣＰＵ２は、プログラムＩＰの解読結果
にしたがい、動作制御回路８０の出力データＤｂを’
１’に設定する。このときカウンタ８５が’００Ｈ’に
初期化され、Ｆ／Ｆ８８は’１’となり、ＩＮＴＴ８９
は’０’となる。カウンタ８５は計数値Ｎｂが比較値設
定レジスタ８６の設定値Ｍｂ’ＦＦＨ’と一致するまで
パルスＴＩｂに同期してカウントアップする。
【００１７】つぎに、ＣＰＵ２は同様に動作制御回路７
０の出力データＤａを’１’に設定する。このときカウ
ンタ７５は’００Ｈ’に初期化され、Ｆ／Ｆ７８は’
１’となり、ＩＮＴＴ７９は’０’となる。カウンタ７
５は、比較値設定レジスタ７６の設定値Ｍａ’ｎ’と一
致するまでカウンパルスＰａに同期してカウントアップ
する。カウンタ７５の計数値Ｎａがｎとなった次のカウ
ントパルスで計数値Ｎａは初期値’００Ｈ’となり、Ｆ
／Ｆ７８は反転して’０’となる。このときＩＮＴＴ７
９は’１’となり、割込が発生する。割込の発生はＣＰ
Ｕ２に伝えられ、ＣＰＵ２は割込処理を行いＩＮＴ７９
をクリアし、ＣＰＵ２はＲＯＭ３のＩＮＴＴａ割込処理
ルーチンを実行する。ＩＴＴＴ割込処理ルーチンでＣＰ
Ｕ２は、動作中のカウンタ８５の計数値Ｎｂの読出しを
行うことにより、外部からの計数対象パルスＴＩｂのカ
ウント値＝０ＦＨを得る。
０の出力データＤａを’１’に設定する。このときカウ
ンタ７５は’００Ｈ’に初期化され、Ｆ／Ｆ７８は’
１’となり、ＩＮＴＴ７９は’０’となる。カウンタ７
５は、比較値設定レジスタ７６の設定値Ｍａ’ｎ’と一
致するまでカウンパルスＰａに同期してカウントアップ
する。カウンタ７５の計数値Ｎａがｎとなった次のカウ
ントパルスで計数値Ｎａは初期値’００Ｈ’となり、Ｆ
／Ｆ７８は反転して’０’となる。このときＩＮＴＴ７
９は’１’となり、割込が発生する。割込の発生はＣＰ
Ｕ２に伝えられ、ＣＰＵ２は割込処理を行いＩＮＴ７９
をクリアし、ＣＰＵ２はＲＯＭ３のＩＮＴＴａ割込処理
ルーチンを実行する。ＩＴＴＴ割込処理ルーチンでＣＰ
Ｕ２は、動作中のカウンタ８５の計数値Ｎｂの読出しを
行うことにより、外部からの計数対象パルスＴＩｂのカ
ウント値＝０ＦＨを得る。
【００１８】すなわち、時間計測タイマであるタイマカ
ウンタ７の動作開始からＩＮＴＴ７９の発生までの期間
が計測時間であり、カウントタイマであるタイマカウン
タ８は時間計測タイマの割込が発生するまで外部からの
被計数パルスＴＩｂを計数する。
ウンタ７の動作開始からＩＮＴＴ７９の発生までの期間
が計測時間であり、カウントタイマであるタイマカウン
タ８は時間計測タイマの割込が発生するまで外部からの
被計数パルスＴＩｂを計数する。
【００１９】次に、従来の第２のマイクロコンピュータ
を図４と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図６を参照すると、この従来
の第２のマイクロコンピュータの前述の第１のマイクロ
コンピュータとの相違点は、タイマカウンタ８の代りに
キャプチャレジスタア９１をさらに備えるタイマカウン
タ８Ｂを備えることである。
を図４と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図６を参照すると、この従来
の第２のマイクロコンピュータの前述の第１のマイクロ
コンピュータとの相違点は、タイマカウンタ８の代りに
キャプチャレジスタア９１をさらに備えるタイマカウン
タ８Ｂを備えることである。
【００２０】キャプチャレジスタ９１は、リード信号Ｒ
に同期してバス４を介してＣＰＵ２による読出しが可能
で、ＩＮＴＴ７９からの割込信号発生に同期してカウン
タ８５の計数値Ｎｂを取込む。
に同期してバス４を介してＣＰＵ２による読出しが可能
で、ＩＮＴＴ７９からの割込信号発生に同期してカウン
タ８５の計数値Ｎｂを取込む。
【００２１】次に、従来の第２のマイクロコンピュータ
の動作を説明すると、ここでは、タイマカウンタ８Ｂの
キャプチャレジスタ９１以外は、図４のタイマカウンタ
７，８と同一の構成であり、同一の動作を行うので、こ
こでは相違点のみを説明する。まず、タイマカウンタ７
の割込フラグＩＮＴＴ７９が’０→１’となったところ
で、カウンタ８５の計数値Ｎｂはキャプチャレジスタ９
１に取込まれ、保持される。ＣＰＵ２は、割込処理ルー
チンでキャプチャレジスタ９１の値を読出し、被計数パ
ルスＴＩｂのカウント値＝０ＢＨを得る。
の動作を説明すると、ここでは、タイマカウンタ８Ｂの
キャプチャレジスタ９１以外は、図４のタイマカウンタ
７，８と同一の構成であり、同一の動作を行うので、こ
こでは相違点のみを説明する。まず、タイマカウンタ７
の割込フラグＩＮＴＴ７９が’０→１’となったところ
で、カウンタ８５の計数値Ｎｂはキャプチャレジスタ９
１に取込まれ、保持される。ＣＰＵ２は、割込処理ルー
チンでキャプチャレジスタ９１の値を読出し、被計数パ
ルスＴＩｂのカウント値＝０ＢＨを得る。
【００２２】
【発明が解決しようとする課題】上述した従来の第１の
マイクロコンピュータは、内蔵タイマカウンタの一方で
あるカウントタイマにより外部から入力される被計数パ
ルスを計数する場合、カウンタ動作中に計数値を読出す
必要があるため、上記被計数パルスの周期がカウンタ読
出命令サイクル以上である必要があり高速性に欠けると
いう欠点があった。
マイクロコンピュータは、内蔵タイマカウンタの一方で
あるカウントタイマにより外部から入力される被計数パ
ルスを計数する場合、カウンタ動作中に計数値を読出す
必要があるため、上記被計数パルスの周期がカウンタ読
出命令サイクル以上である必要があり高速性に欠けると
いう欠点があった。
【００２３】また、カウントタイマの動作開始から時間
計測タイマの動作開始までの期間、あるいは、時間計測
タイマの割込発生からカウントタイマの計数値読出開始
までの期間に上記被計数パルスを計数してしまい計数値
が不正確となるという欠点があった。
計測タイマの動作開始までの期間、あるいは、時間計測
タイマの割込発生からカウントタイマの計数値読出開始
までの期間に上記被計数パルスを計数してしまい計数値
が不正確となるという欠点があった。
【００２４】一方、従来の第２のマイクロコンピュータ
は、キャプチャレジスタを備えることにより、上記高速
性に欠けるという欠点は解消されるが、カウントタイマ
の動作開始から時間計測タイマの動作開始までの期間の
上記被計数パルスの計数による計数値の不正確という欠
点は依然残される上キャプチャレジスタを備えることに
より新たに、回路規模が増大し、コスト増加要因となる
とという欠点があった。
は、キャプチャレジスタを備えることにより、上記高速
性に欠けるという欠点は解消されるが、カウントタイマ
の動作開始から時間計測タイマの動作開始までの期間の
上記被計数パルスの計数による計数値の不正確という欠
点は依然残される上キャプチャレジスタを備えることに
より新たに、回路規模が増大し、コスト増加要因となる
とという欠点があった。
【００２５】本発明の目的は以上の欠点を解消し、被計
数パルスの周波数を高速化を可能とするとともに、所定
計測時間内のみ上記被計数パルスをカウントし、回路規
模の増大を抑制したマイクロコンピュータを提供するこ
とにある。
数パルスの周波数を高速化を可能とするとともに、所定
計測時間内のみ上記被計数パルスをカウントし、回路規
模の増大を抑制したマイクロコンピュータを提供するこ
とにある。
【００２６】
【課題を解決するための手段】本発明のマイクロコピュ
ータは、複数の周波数の複数のクロック信号のいずれか
一つを選択して選択クロック信号とするとともにこの選
択クロック信号の供給制御をし制御クロック信号を出力
するクロック信号制御手段と、前記制御クロック信号を
計数し計数値を出力するカウント手段と、前記計数値を
比較するための設定値を格納する比較値設定レジスタ手
段と、前記計数値と前記設定値との一致に対応して一致
信号を発生する比較手段と、前記一致信号の供給に応答
して反転する出力信号を保持する出力保持手段とをそれ
ぞれ含む第１および第２のタイマカウンタを備えるマイ
クロコンピュータにおいて、少なくとも前記第１および
第２のタイマカウンタのうちの一方の前記クロック信号
制御手段が他方のタイマカウンタの前記出力信号を前記
選択クロック信号の供給制御信号として入力する制御信
号入力手段を備えて構成されている。
ータは、複数の周波数の複数のクロック信号のいずれか
一つを選択して選択クロック信号とするとともにこの選
択クロック信号の供給制御をし制御クロック信号を出力
するクロック信号制御手段と、前記制御クロック信号を
計数し計数値を出力するカウント手段と、前記計数値を
比較するための設定値を格納する比較値設定レジスタ手
段と、前記計数値と前記設定値との一致に対応して一致
信号を発生する比較手段と、前記一致信号の供給に応答
して反転する出力信号を保持する出力保持手段とをそれ
ぞれ含む第１および第２のタイマカウンタを備えるマイ
クロコンピュータにおいて、少なくとも前記第１および
第２のタイマカウンタのうちの一方の前記クロック信号
制御手段が他方のタイマカウンタの前記出力信号を前記
選択クロック信号の供給制御信号として入力する制御信
号入力手段を備えて構成されている。
【００２７】
【実施例】次に、本発明の実施例を図４と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例のマイク
ロコンピュータは、従来と共通の分周器１と、ＣＰＵ２
と、ＲＯＭ３と、バス４と、信号線５，６と、タイマカ
ウンタ７とに加えて、タイマカウンタ８の代りに３入力
のＡＮＤゲート８３Ａを含むタイマカウンタ８Ａを備え
る。
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例のマイク
ロコンピュータは、従来と共通の分周器１と、ＣＰＵ２
と、ＲＯＭ３と、バス４と、信号線５，６と、タイマカ
ウンタ７とに加えて、タイマカウンタ８の代りに３入力
のＡＮＤゲート８３Ａを含むタイマカウンタ８Ａを備え
る。
【００２８】ＡＮＤゲート８３Ａの追加された第３の入
力端は出力端子Ｔ２に接続され出力信号Ｏが供給され
る。
力端は出力端子Ｔ２に接続され出力信号Ｏが供給され
る。
【００２９】次に、図１を参照して本実施例の動作につ
いて説明すると、まず、タイマカウンタ７のＦ／Ｆ７８
は、動作制御回路７０に設定データＤａとして’１’を
書込むことにより’１’となり、比較回路７７からの出
力の一致信号Ｃａの出力中にカウントパルスＰａが供給
されると、その出力Ｏは反転する。この出力Ｏは出力端
子Ｔ２およびタイマカウンタ８ＡのＡＮＤゲート８３Ａ
に供給される。
いて説明すると、まず、タイマカウンタ７のＦ／Ｆ７８
は、動作制御回路７０に設定データＤａとして’１’を
書込むことにより’１’となり、比較回路７７からの出
力の一致信号Ｃａの出力中にカウントパルスＰａが供給
されると、その出力Ｏは反転する。この出力Ｏは出力端
子Ｔ２およびタイマカウンタ８ＡのＡＮＤゲート８３Ａ
に供給される。
【００３０】ＡＮＤゲート８３Ａは、出力Ｏに加えて，
ＭＰＸ８１の出力クロックＸ，動作制御回路８０の出力
データＤｂの供給に応答してこれら各データのＡＮＤ演
算を行い、カウントパルスＰｂをカウンタ８５に出力す
る。
ＭＰＸ８１の出力クロックＸ，動作制御回路８０の出力
データＤｂの供給に応答してこれら各データのＡＮＤ演
算を行い、カウントパルスＰｂをカウンタ８５に出力す
る。
【００３１】次に、従来と同様、タイマカウンタ７，８
Ａの各々をそれぞれ時間計測タイマおよびカウントタイ
マとし、動作タイムチャートを示す図２を参照して本実
施例のマイクロコンピュータの外部入力被計数パルスの
カウント動作について説明すると、まず、従来と同様
に、タイマカウンタ７，８Ａの動作モードの設定を行
う。
Ａの各々をそれぞれ時間計測タイマおよびカウントタイ
マとし、動作タイムチャートを示す図２を参照して本実
施例のマイクロコンピュータの外部入力被計数パルスの
カウント動作について説明すると、まず、従来と同様
に、タイマカウンタ７，８Ａの動作モードの設定を行
う。
【００３２】つぎに、タイマカウンタ７，８Ａの各々の
動作を開始する。まず、ＣＰＵ２は、ＲＯＭ３のプログ
ラム（命令）ＩＰにしたがい、バス４を介して動作制御
回路７０にデータＤａとして’１’に設定する。このと
きカウンタ７５は、’００Ｈ’に初期化され、Ｆ／Ｆ７
８，ＩＮＴＴ７９はそれぞれ’１’，’０’となる。こ
の時、タイマカウンタ８ＡのＡＮＤゲート８３Ａの入力
信号の１つである出力Ｏが’１’となるので、カウンタ
８５は、比較値定レジスタ８６の設定値Ｍｂ（ＦＦＨ）
と一致するまで端子Ｔ３から入力される被計数パルスＴ
Ｉｂに同期してカウントアップする。
動作を開始する。まず、ＣＰＵ２は、ＲＯＭ３のプログ
ラム（命令）ＩＰにしたがい、バス４を介して動作制御
回路７０にデータＤａとして’１’に設定する。このと
きカウンタ７５は、’００Ｈ’に初期化され、Ｆ／Ｆ７
８，ＩＮＴＴ７９はそれぞれ’１’，’０’となる。こ
の時、タイマカウンタ８ＡのＡＮＤゲート８３Ａの入力
信号の１つである出力Ｏが’１’となるので、カウンタ
８５は、比較値定レジスタ８６の設定値Ｍｂ（ＦＦＨ）
と一致するまで端子Ｔ３から入力される被計数パルスＴ
Ｉｂに同期してカウントアップする。
【００３３】データＤａとして’１’を設定してからカ
ウンタ７５は、比較値設定レジスタ７６の設定値Ｍａ
の’ｎ’と一致するまでクロックＸａ対応のカウントパ
ルスＰａに同期してカウントアップする。カウンタ７５
が’ｎ’となった次のカウントパルスの立上がりでこの
カウンタ７５は初期値’００Ｈ’となり、Ｆ／Ｆ７８は
反転して’０’となる。このときＩＮＴＴ７９が’１’
となり、割込を発生する。すると、ＡＮＤゲート８３Ａ
の３入力の内の１つである出力Ｏが’０’となるので、
カウンタ８５は、被計数パルスＴＩｂが入力されてもカ
ウント動作しなくなる。ＩＮＴＴ７９セットによる割込
の発生はＣＰＵ２に伝えられ、ＣＰＵ２は割込処理を行
いＩＮＴＴ７９をクリアしてＲＯＭ３のＩＮＴＴａ割込
処理ルーチンを実行する。ＩＮＴＴａ割込処理ルーチン
でＣＰＵ２は、動作停止中のカウンタ８５の計数値Ｎｂ
の読出しを行うことにより、被計数パルスＴＩｂのカウ
ント値＝０８Ｈを得る。
ウンタ７５は、比較値設定レジスタ７６の設定値Ｍａ
の’ｎ’と一致するまでクロックＸａ対応のカウントパ
ルスＰａに同期してカウントアップする。カウンタ７５
が’ｎ’となった次のカウントパルスの立上がりでこの
カウンタ７５は初期値’００Ｈ’となり、Ｆ／Ｆ７８は
反転して’０’となる。このときＩＮＴＴ７９が’１’
となり、割込を発生する。すると、ＡＮＤゲート８３Ａ
の３入力の内の１つである出力Ｏが’０’となるので、
カウンタ８５は、被計数パルスＴＩｂが入力されてもカ
ウント動作しなくなる。ＩＮＴＴ７９セットによる割込
の発生はＣＰＵ２に伝えられ、ＣＰＵ２は割込処理を行
いＩＮＴＴ７９をクリアしてＲＯＭ３のＩＮＴＴａ割込
処理ルーチンを実行する。ＩＮＴＴａ割込処理ルーチン
でＣＰＵ２は、動作停止中のカウンタ８５の計数値Ｎｂ
の読出しを行うことにより、被計数パルスＴＩｂのカウ
ント値＝０８Ｈを得る。
【００３４】上述のように、時間計測タイマであるタイ
マカウンタ７の動作開始からＩＮＴＴ７９が発生するま
でのＦ／Ｆ７８の出力Ｏが’１’である期間が計測時間
であり、この出力Ｏが’１’である期間のみ、カウント
タイマであるタイマカウンタ８Ａは被計数パルスＴＩｂ
をカウントする。
マカウンタ７の動作開始からＩＮＴＴ７９が発生するま
でのＦ／Ｆ７８の出力Ｏが’１’である期間が計測時間
であり、この出力Ｏが’１’である期間のみ、カウント
タイマであるタイマカウンタ８Ａは被計数パルスＴＩｂ
をカウントする。
【００３５】次に、本発明の第２の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様ブロ
ックで示す図３を参照すると、この図に示す本実施例の
前述の第１の実施例の相違点は、タイマカウンタ７の代
りに入力端子Ｔ５から入力される外部クロックＴＩａ対
応の３入力のＭＰＸ７１Ａを含むタイマカウンタ７Ａを
備えることである。
の構成要素には共通の参照文字／数字を付して同様ブロ
ックで示す図３を参照すると、この図に示す本実施例の
前述の第１の実施例の相違点は、タイマカウンタ７の代
りに入力端子Ｔ５から入力される外部クロックＴＩａ対
応の３入力のＭＰＸ７１Ａを含むタイマカウンタ７Ａを
備えることである。
【００３６】ＭＰＸ７１Ａは、第１の実施例のタイマカ
ウンタ８ＡのＭＰＸ８１と同様、クロックＸａ１，Ｘａ
２と外部クロックＴＩａの３つのクロックの内からＣＬ
ＳＥＬ７２の出力信号により、いずれか一つをＡＮＤゲ
ート７３に出力する。
ウンタ８ＡのＭＰＸ８１と同様、クロックＸａ１，Ｘａ
２と外部クロックＴＩａの３つのクロックの内からＣＬ
ＳＥＬ７２の出力信号により、いずれか一つをＡＮＤゲ
ート７３に出力する。
【００３７】時間計測タイマであるタイマカウンタ７Ａ
は、ＣＬＳＥＬ７２でＭＰＸ７１Ａの出力するクロック
ＸａとしてクロックＴＩａを選択することにより、外部
で動作する他のマイクロコンピュータ等のクロック源か
らカウントパルスを供給できるので、時間計測の選択幅
が広がる。
は、ＣＬＳＥＬ７２でＭＰＸ７１Ａの出力するクロック
ＸａとしてクロックＴＩａを選択することにより、外部
で動作する他のマイクロコンピュータ等のクロック源か
らカウントパルスを供給できるので、時間計測の選択幅
が広がる。
【００３８】以上、説明したように本実施例のマイクロ
コンピュータは、第１の実施例と同一目的を達成できる
上に、時計計測タイマの計測時間の選択幅がより広がる
という長所がある。
コンピュータは、第１の実施例と同一目的を達成できる
上に、時計計測タイマの計測時間の選択幅がより広がる
という長所がある。
【００３９】
【発明の効果】以上説明したように、本発明のマイクロ
コンピュータは、タイマカウンタの一方のカウントタイ
マのクロック信号制御手段が時間計測タイマである他方
のタイマカウンタの出力信号を選択クロック信号の供給
制御信号として入力する制御信号入力手段を備えること
により、上記カウントタイマにより外部からの被計数パ
ルスを計数する場合、カウンタ動作中の計数値の読出が
不要であるため上記被計数パルスの周波数を高くすなわ
ち高速化できるという効果がある。
コンピュータは、タイマカウンタの一方のカウントタイ
マのクロック信号制御手段が時間計測タイマである他方
のタイマカウンタの出力信号を選択クロック信号の供給
制御信号として入力する制御信号入力手段を備えること
により、上記カウントタイマにより外部からの被計数パ
ルスを計数する場合、カウンタ動作中の計数値の読出が
不要であるため上記被計数パルスの周波数を高くすなわ
ち高速化できるという効果がある。
【００４０】また、カウントタイマの動作開始から時間
計測タイマの動作開始までの期間、あるいは、時間計測
タイマの割込発生からカウントタイマの計数値読出開始
までの期間に上記被計数パルスを計数することが解消さ
れるので、常に正確な計数値が得られるという効果があ
る。
計測タイマの動作開始までの期間、あるいは、時間計測
タイマの割込発生からカウントタイマの計数値読出開始
までの期間に上記被計数パルスを計数することが解消さ
れるので、常に正確な計数値が得られるという効果があ
る。
【００４１】さらにキャプチャレジスタなどの付加が不
要であるので回路規模およびコスト増大要因が除去され
るという効果がある。
要であるので回路規模およびコスト増大要因が除去され
るという効果がある。
【図１】本発明のマイクロコンピュータの第１の実施例
を示すブロック図である。
を示すブロック図である。
【図２】本実施例のマイクロコンピュータにおける動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図３】本発明のマイクロコンピュータの第２の実施例
を示すブロック図である。
を示すブロック図である。
【図４】従来の第１のマイクロコンピュータを示すブロ
ック図である。
ック図である。
【図５】従来の第１のマイクロコンピュータにおける動
作の一例を示すタイムチャートである。
作の一例を示すタイムチャートである。
【図６】従来の第２のマイクロコンピュータを示すブロ
ック図である。
ック図である。
１ 分周器 ２ ＣＰＵ ３ ＲＯＭ ４〜６ バス ７，７Ａ，８，８Ａ，８Ｂ タイマカウンタ ７０，８０ 動作制御回路 ７１，７１Ａ，８１ ＭＰＸ ７２，８２ ＣＬＳＥＬ ７３，８３，８３Ａ ＡＮＤゲート ７４，８４ ＯＲゲート ７５，８５ カウンタ ７６，８６ 比較回路 ７７，８７ 比較値設定レジスタ ７８，８８ Ｆ／Ｆ ７９，８９ ＩＮＴＴ ９１ キャプチャレジスタ
Claims (3)
- 【請求項１】 複数の周波数の複数のクロック信号のい
ずれか一つを選択して選択クロック信号とするとともに
この選択クロック信号の供給制御をし制御クロック信号
を出力するクロック信号制御手段と、前記制御クロック
信号を計数し計数値を出力するカウント手段と、前記計
数値を比較するための設定値を格納する比較値設定レジ
スタ手段と、前記計数値と前記設定値との一致に対応し
て一致信号を発生する比較手段と、前記一致信号の供給
に応答して反転する出力信号を保持する出力保持手段と
をそれぞれ含む第１および第２のタイマカウンタを備え
るマイクロコンピュータにおいて、 少なくとも前記第１および第２のタイマカウンタのうち
の一方の前記クロック信号制御手段が他方のタイマカウ
ンタの前記出力信号を前記選択クロック信号の供給制御
信号として入力する制御信号入力手段を備えることを特
徴とするマイクロコンピュータ。 - 【請求項２】 前記第１のタイマカウンタを前記制御ク
ロック信号の供給開始から前記一致信号の発生までの時
間を計測し所定の時間ゲートを発生する時間計測タイマ
とし、前記第２のタイマカウンタを前記時間ゲートの継
続期間中外部から入力される被計数パルスを計数するパ
ルスカウントタイマとし、前記第２のタイマカウンタの
前記クロック信号制御手段が備える前記制御信号入力手
段が、前記第１のタイマカウンタの出力信号を前記供給
制御信号として供給を受ける論理回路を備えることを特
徴とする請求項１記載のマイクロコンピュータ。 - 【請求項３】 少なくとも前記第２のタイマカウンタの
前記クロック信号制御手段が、外部クロック信号源から
の外部クロック信号を前記複数のクロック信号の１つと
して入力する外部クロック入力端子を備えることを特徴
とする請求項２記載のマイクロコンピュータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032484A JP2702431B2 (ja) | 1995-02-21 | 1995-02-21 | マイクロコンピュータ |
| DE69628604T DE69628604T2 (de) | 1995-02-21 | 1996-02-21 | Ein-Chip-Mikrorechner mit vielen Zeitgeberzählern |
| EP96102605A EP0729088B1 (en) | 1995-02-21 | 1996-02-21 | Single chip microcomputer having a plurality of timer counters |
| US08/607,261 US5812834A (en) | 1995-02-21 | 1996-02-21 | Single chip microcomputer having a plurality of timer counters |
| KR1019960004544A KR100264925B1 (ko) | 1995-02-21 | 1996-02-21 | 마이크로 컴퓨터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032484A JP2702431B2 (ja) | 1995-02-21 | 1995-02-21 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227326A JPH08227326A (ja) | 1996-09-03 |
| JP2702431B2 true JP2702431B2 (ja) | 1998-01-21 |
Family
ID=12360266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7032484A Expired - Lifetime JP2702431B2 (ja) | 1995-02-21 | 1995-02-21 | マイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5812834A (ja) |
| EP (1) | EP0729088B1 (ja) |
| JP (1) | JP2702431B2 (ja) |
| KR (1) | KR100264925B1 (ja) |
| DE (1) | DE69628604T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6877137B1 (en) * | 1998-04-09 | 2005-04-05 | Rose Blush Software Llc | System, method and computer program product for mediating notes and note sub-notes linked or otherwise associated with stored or networked web pages |
| US6154445A (en) | 1996-04-18 | 2000-11-28 | Bell Atlantic Network Services, Inc. | Telephony communication via varied redundant networks |
| US6069890A (en) | 1996-06-26 | 2000-05-30 | Bell Atlantic Network Services, Inc. | Internet telephone service |
| US6078582A (en) | 1996-12-18 | 2000-06-20 | Bell Atlantic Network Services, Inc. | Internet long distance telephone service |
| US6137869A (en) | 1997-09-16 | 2000-10-24 | Bell Atlantic Network Services, Inc. | Network session management |
| US6574216B1 (en) | 1997-03-11 | 2003-06-03 | Verizon Services Corp. | Packet data network voice call quality monitoring |
| US6292479B1 (en) | 1997-03-19 | 2001-09-18 | Bell Atlantic Network Services, Inc. | Transport of caller identification information through diverse communication networks |
| US6870827B1 (en) | 1997-03-19 | 2005-03-22 | Verizon Services Corp. | Voice call alternative routing through PSTN and internet networks |
| JP3039781B1 (ja) * | 1998-11-04 | 2000-05-08 | 日本電気株式会社 | タイマ回路 |
| TW556061B (en) * | 2002-04-30 | 2003-10-01 | Realtek Semiconductor Corp | Non-equal period timing method and device of timer |
| DE10229129C1 (de) * | 2002-06-28 | 2003-12-11 | Advanced Micro Devices Inc | Debug-Schnittstelle für einen Ereigniszeitgeber |
| US8897324B2 (en) * | 2012-02-01 | 2014-11-25 | Microchip Technology Incorporated | Timebase peripheral |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910014609A (ko) * | 1990-01-23 | 1991-08-31 | 야마무라 가쯔미 | 마이크로 펌프 관리 제어 방법 및 장치 |
| JP3322893B2 (ja) * | 1991-09-30 | 2002-09-09 | エヌイーシーマイクロシステム株式会社 | マイクロコンピュータ |
| US5471608A (en) * | 1993-12-09 | 1995-11-28 | Pitney Bowes Inc. | Dynamically programmable timer-counter having enable mode for timer data load and monitoring circuit to allow enable mode only upon time-out |
| US5598555A (en) * | 1993-12-28 | 1997-01-28 | Yamaha Corporation | Data transmission apparatus |
-
1995
- 1995-02-21 JP JP7032484A patent/JP2702431B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-21 DE DE69628604T patent/DE69628604T2/de not_active Expired - Fee Related
- 1996-02-21 EP EP96102605A patent/EP0729088B1/en not_active Expired - Lifetime
- 1996-02-21 US US08/607,261 patent/US5812834A/en not_active Expired - Lifetime
- 1996-02-21 KR KR1019960004544A patent/KR100264925B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0729088A3 (en) | 1998-08-12 |
| KR100264925B1 (ko) | 2000-09-01 |
| KR960032138A (ko) | 1996-09-17 |
| US5812834A (en) | 1998-09-22 |
| JPH08227326A (ja) | 1996-09-03 |
| DE69628604T2 (de) | 2004-04-29 |
| DE69628604D1 (de) | 2003-07-17 |
| EP0729088B1 (en) | 2003-06-11 |
| EP0729088A2 (en) | 1996-08-28 |
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