JPH02287618A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に係わり、特にデータ処理時間
を短縮してなるデータ処理装置に関する。

〔従来の技術〕

従来のこの種のデータ処理装置は、高速な演算を実現す
るためにビットスライス演算器（以下、ｒＡＬＵＪとい
う）　を使用している。かかるビットスライスＡＬＵで
は、高速に処理ができない場合を補うための周辺回路を
構成している。

第３図は、従来のビットスライスＡＬＵの周辺回路の構
成の一例を示すブロック図である。また、第４図は、こ
の構成例で使用される命令コードを示す説明図である。

第３図に示す回路は、ビットスライスＡＬＵ１と、レジ
スタ２と、データ変換回路３と、制御回路４と、ＤＩバ
バスと、ＤＯババスとから構成されている。制御回路４
は、コードメモリ７と、デコーダ８とから構成されてい
る。ＤＩババスはビットスライスＡＬＵＩへの入力デー
タパスであり、ＤｏババスはビットスライスＡＬＵＩの
出力データパスである。

第４図に示す命令コード１０は、データ変換回路３を制
御する制御コード１１が含まれる。

ビットスライスＡＬＵＩは、データの演算を行っている
。ビットスライスＡＬＵ　ｌにより変換されたデータは
、レジスタ２に格納される。デー夕変換回路３は、ビッ
トスライスＡＬＵ　１から出力されたデータを変換し、
再びビットスライスＡＬＵＩに人力する。コードメモリ
７は、レジスタ２と、データ変換回路３とを制御する命
令コードを格納している。制御回路４において、デコー
ダ８は、コードメモリ７からの命令コードを解読して一
定の信号にしてレジスタ２およびデータ変換回路３に供
給する。

ビットスライスＡＬＵ　ｌ内部のデータを変換してレジ
スタ２に格納する場合は、ビットスライスＡＬＵＩから
データをＤｏババスに出力し、命令コード１０の制御コ
ード１１をデコーダ８によりデコードした結果、データ
変換回路３を制御することによりデータ変換し、ＤＩバ
バスに変換データを出力し、これをビットスライスＡＬ
Ｕ　１に入力する。ついで、次の命令コードで変換デー
タをビットスライスＡＬＵ　１からＤＯババスに出力し
、制御コード１１をデコーダ８によりデコードした結果
、レジスタ２に変換データを設定する。

〔発明が解決しようとする課題〕

従来のデータ処理装置によれば、データ変換回路３とｌ
／ジスタ２とを同時に制御できないた必、データ変換回
路３でデータ変換後にビットスライスΔＬＵＩへ人力し
、そのまま再びＤ○ババスに出力して１／ジスタ２にセ
ットするため、最低２つの命令がかかり、命令数が増え
処理時間が増大するという欠点がある。

本発明は、上述した欠点を解消するためになされたもの
で、処理時間を短縮できるデータ処理装置を提供するこ
とを目的とする。

〔課題を解決するための手段〕

本発明のデータ処理装置は、ビットスライス演算器と、
ビットスライス演算器から出力されるデータを変換する
データ変、換回路と、データを格納するレジスタと、デ
ータ変換回路とレジスタとを制御する制御回路とを備え
たデータ処理装置において、レジスタはデータ変換回路
からの変換後のデータを格納する接続とし、制御回路で
レジスタとデータ変換回路とを同時に制御できる構成と
したことを特徴とするものである。

本発明は、制御回路でレジスタとデータ変換回路とを同
時に制御できる構成としたことにより、処理時間を短縮
できる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明のデータ処理装置の実施例を示すブロ
フク図である。また、第２図は同実施例で使用する命令
コードの例を示す説明図である。

第１図に示す実施例において、第３図に示す構成要素と
同一の構成要素には同一の符号を付して説明する。

第１図に示すデータ処理装置は、ビットスライスＡＬＵ
　１と、レジスタ２ａと、データ変換回路３と、制ｉ卸
回路４ａと、ＤＩババスと、Ｄｏババスとから構成され
ている。制御回路４ａは、コードメモリ７ａと、デコー
ダ８ａとから構成されている。ＤＩババスは、ビットス
ライスＡＬＵＩへの人力データパスであり、ＤＯババス
はビットスライスＡＬＵ　１の出力データパスである。

そして、本データ処理装置は、レジスタ２ａをデータ変
換回路３からの変換後のデータを格納する接続とするた
め、ＤＩババスに接続している。また、制御回路４ａは
、レジスタ２ａとデータ変換回路３とを同時に制御でき
る構成としている。

第２図に示す命令コード１０ａは、ハードウェア制御コ
ード１２と、ハードウェア制御コード１３とを含んでい
る。

次に、動作を説明する。

ビットスライスＡＬＵ　ｌの内部のデータを変換し、レ
ジスタ２ａに格納する場合は、ビットスライスＡＬＵＩ
からテ゛−りをＤｏババスに出力する。

ハードウェア制御コード１２がデコーダ８ａにおいてデ
コードされることにより、データ変換回路３が制御され
るので、データ変換回路３によりデータが変換されて、
これがＤｏバス゛６に出力される。また、ハードウェア
制御コード１３がデコーダ８ａでデコードされることに
より、レジスタ２ａが制御されて、データ変換回路３で
変換されたデータが格納される。このように動作するの
で、処理時間が早くなる。

〔発明の効果〕

以上説明したように本発明は、レジスタがデータ変換回
路からの変換後のデータを格納する接続とし、かつ制御
回路でレジスタとデータ変換回路とを同時に制御できる
構成としたことにより、処理時間を短縮できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は同
実施例で使用される命令コードを示す説明図、第３図は
従来装置を示すブロック図、第４図は従来装置で使用さ
れる命令コードを示す説明図である。 ｌ・・・・・・ビットスライスＡＬＵ。 ２ａ・・・・・・レジスタ、３・・・・・・データ変換
回路、４・・・・・・制御回路。

Claims (1)

【特許請求の範囲】
1. ビットスライス演算器と、ビットスライス演算器から出
   力されるデータを変換するデータ変換回路と、データを
   格納するレジスタと、前記データ変換回路とレジスタと
   を制御する制御回路とを備えたデータ処理装置において
   、前記レジスタはデータ変換回路からの変換後のデータ
   を格納する接続とし、前記制御回路で前記レジスタとデ
   ータ変換回路とを同時に制御できる構成としたことを特
   徴とするデータ処理装置。