TW508586B

TW508586B - Semiconductor memory device having burst readout mode and data readout method

Info

Publication number: TW508586B
Application number: TW090112975A
Authority: TW
Inventors: Junnichi Suzuki
Original assignee: Nec Corp
Priority date: 2000-05-29
Filing date: 2001-05-28
Publication date: 2002-11-01
Also published as: JP2001344987A; US6496446B2; US20010046178A1; KR20010109114A

Description

^08586 五、發明說明（1) 【發明背景】 1 ·發明之領域有業ίΐ明係關於一種半導體記憶裝i，尤有關於-種具 •V κ二子取杈式俾能用於記憶卡等等之快速讀取的半導體尤裝置。 2 ·相關技術之描述近來半導體裝置的集積大小已隨著製造技術的進步而田力:，因而操作速度亦增加。尤其CPU (中央處理單元） 2操作速度係顯著地增加。而依據CPU操作速度的增加，故必須增加半導體記憶裝置的讀出操作速度。 /特=像以生動狀態儲存在單一半導體晶片的音樂資訊或影像資訊係由揚聲器或顯像單元加以重現。若在讀取音樂或影像2訊的期間，讀出速度變動的話，則該重現的音樂或影像資訊將斷斷續續而妨礙使用者的欣賞。所以，必須以高速且穩定的操作進行^二或影像資訊的讀出處理。模而=應上述對半導體記憶裝置高速存取的需求，叢發式係應用於半導體記憶裝置的操作。在叢發模式中，當供炙哲千等體記憶裝置時，所有對應至頁面的資料係預先被閃鎖住。繼巾，内部電路連續地產生叢發模式之位址，=回應該位址等係將閃鎖的資料讀出。即，每 4 時，# π 链键 & k 。 ^ 因此，半導提供參=址料導體記憶裝置時，戶斤有對應㈣面的資預先被問鎖住。繼而，内都带用之 — 一 Μ 7ΓΤ卜j 的資料|| 當讀取貧料時，並不須讀取新的資料的位址。體記憶裝置的讀出操作速度係可增加。

第5頁五、發明說明（2) 換言之，如圖5所示 ♦ 既至位元組15的記憶體單’、，曰_伏 '内讀出具有位元組〇元組〇至位元5的資料凡二資料’接著’當該位位元組3 1的t f _ ，係頃出具有位兀組1 6至依序重複：早’之16位元組資料。而此讀出操作係、;、而在5亥叢發模式中，係在每一-欠f面的讀出择# 時，將下一頁面母-人頁面的唄出知作以，必須耗費時間解=枓Ϊ供給半導體記憶裝置。所以便從記憶體單二面位址並使用感測放大器料時再ΐ例：=二位元組資料的中間讀取資一吹、、、該，月間不足以從記憶體單元中讀取下 = 從位元組16至位元組3"，故無法進行持續 Ϊ t、，在如上說明之問鎖單一頁面資料的方法中，係企为、二速存取之存取時間的改善有所限制。因此具有該半導體記憶裝置的系統係難以在其處理速度上有所改善。〇而為了解決上述缺點，日本公開專利公報第9- 1 06 689 號揭露一配置，其中每個位元線係連接至感測放大器及閂鎖元件’俾能每當頁面變成下一個時並不須輸入新的資料位址。即’係從所有的位元線一起讀取資料，且將每個資料儲存在閃鎖元件中。因此，除了選擇字元線以外，係可在不須新的資料位址的情況下，進行快速的讀取/寫入頁面

508586 五、發明說明（3) 操作。:具有該半導體記憶敦置的系統不需改變頁面的頁面碩出日守間，因而改善讀出操作的速声。然而，上述半導體記憶裝置必須設有g庫線的感測放大器等，並必須設有用以@^應至所有位70 >次料& μ雜_ # & 儲存該等感測放大器之貝枓的閃鎖疋件專。雖然讀取操作的速度增加，但該導體記憶裝置的晶片尺寸卻大於具有相乃因為感測放大器及閃鎖元件佔據晶=的極位元線之感測放大器的半導體 ;ί :ί!ί:在其它操作時具有極大的功率消耗。右猎由電池驅動的可攜帶式咨記情穿置睥，目,ί J = 早疋係使用該半導體 L、裝置時則该+導體記憶裴置將降低單元的操作時間。 τ峄低这可攜▼式貝訊開專利公報第1 1 -1 76 1 85號揭露半導體記伊個區塊中的複數個攔之心用己=;=及=- 數個區塊中之選定的攔的資料係當；」= 在该複依據該半導體記情梦署，卢=忭組#枓處理。傳送到移位暫存5| # f I 苐一組資料從感測放大器第二組資料；：後第且感測放大器讀取加後，感測放大器係讀取專；；存器。而在行位址增本道Ϊ預^隨機存取時間(舉例而言，i請C)德贫 +導體記憶裝置係從移位暫存）後，該义1 ^孖為開始資料的輸出。然而，五、發明說明（4) 該半導體記憶裝置並無設置有任何偵料輸出後’第二組資料是否由感測放;第-組資所以，若外部電路或外部單元的隨^=的裝置。於該半導體記憶裝置的隨機存取時間日夺，J :日：間係較短所有的第二組資料，但外部電路或外」雖^尚未決定，組資料後從移位暫存㈣出第二組在輪出第路和外部單元無法接收正確資料。口此，外部電此外’在第—組資料從感測放大器傳送到移之後咸行位址係增加，且感測放大器讀取第二組資料。》即丄感測放大器係一直操作。因此，電流係一直通放大器，因而增加電流消耗。 w感測為了解決上述問題，係考慮具有複數之分為複之塊的^憶體單元陣列的半導體記憶裝置， m 士哭係田〆,彳J卞守勝 1 具母個感測放大二係共用母—個區塊中之複數個攔’且具有兩個用以儲存母個感測放大器的資料之閂鎖元件系統。 ^在該半導體記憶裝置中，如圖7所示，儲存於—閃鎖系統的1 6位元組，即位元組〇 |位元組丨5資料的輪出期間二則其它一16位元組資料，即位元組16至位元組μ，係被伙己體单元頃出且回應网鎖#號而儲存於其它一問鎖系統中。如圖7之時序圖中，當晶片選擇信號CE係高位準時’則半導體記憶裝置為可用狀態。半導體記憶裝置係就各自之閂鎖系統而依序重複該讀取及儲存程序。而僅在閂鎖系統用於讀取資料的期間，感測放大器係假定為操作狀態（信號SAAB為低位準）。 508586 五、發明說明（5) -- 而藉由資料輸出與資料儲存係交互進行的方式，故感測放大器的數目可以減少。所以，係可在不須加大晶片^ 積及增加任何功率消耗的情況下，而在叢發模式中達成存取時間的改善，因為係僅驅動感測放大器俾從記憶體單元讀取資料。然而，若晶片選擇信號CE變成低位準時，雖然輸出資料與儲存資料係交互地進行，但其會將記憶體中所有的電路變成無法使用狀態（備用狀態）。即’將中斷感測放大器的操作，且儲存下一資料的問鎖糸統係無法儲存正確的資料。換言之，由圖8所示，在備用狀態下’感測放大器與字元線將從啟動狀態變成非啟動狀態。因此，從記憶體單元讀取到感測放大器電路的資料係消失。之後，即使晶片選擇信號CE變成高位準且半導體記憶裝置從備用狀態變換成啟動狀態，資料係無法從記憶體單元讀取到感測放大器電路，因為字元線並無法在短時間内降到足夠小的電壓位準。因此’感測放大§§係無法玉地決疋§己憶體單元的資 f且閂鎖系統無法儲存正確的下一資料。在從一閂鎖系統讀出位元組0至位元組1 5的資料後，即從其它閂鎖系統輸出位元組1 6至位元組3 1的資料將不正確。【發明的綜合說明】本發明之一個目的係提供/種半導體記憶裝置，其在

观586 五、發明說明（6) 不增加晶片面本發明之確地輸出記憶依據本發元陣列，其具接至該複數之線俾能選擇性位線，其連接路’其具有複每一個係連接其連接至該感料；及一控制能信號給該列裝置之一操作問鎖住該複數該半導體記憶本發明之申請專利範圍積之情況下係允許另一目的係提供一體單元的資料。明之一種半導體記有複數之記記憶體單元地促使該複至該複數之數之感測放至各自之該測放大器電電路，其連解碼器，而模式的代表之數位線的裝置為備用其他目的及當可更加明高速且穩定的讀出操作。種半導體記憶裝置，其正憶裝置，憶體單元；複數 ;一列解碼器，數之字記憶體大器，等數位路俾能接至該该晶片，俾能資料且模式時優點由白。元線之單元；包含一之字元其連接啟動；感測放而該複數之感測線之一；閂鎖該複列解碼器致能信號當該第一同時該晶而不啟動隨後之詳第一閂數之數並提供係該半閂鎖電片致能該列解細說明記憶體單線，其連至該字元複數之數大器電放大器的鎖電路，位線的資一晶片致導體記憶路係完成 ^號表示碼器。及隨附之【較佳實施例之詳細說明】然圖&見-圖1 月依-據本發明之半導體記憶裝置。雖讀圮r/V在8位_ ^位兀（Mbit )容量的罩幕式R〇M (唯貝口匕體）在8位70輪屮古4 τ f , nR 麵出方式下的配置作為例子，但是本發明並不限定為罩幕SR0M。一 Φ

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圖1中，位址暫存器1係將經由輸入端子而被輸入之以位元之位址信號AD0至AD23的波形整形，並將其轉換成具有用於内部電路之電壓位準俾能產生内部位址信號釗至、 Aj3及列位址信號RA5至RA14。此外，舉例而言，位址暫存器1係回應寫入信號WE的上升邊緣而閂鎖内部位址信號A〇至A13及列位址信號以5至^14。繼而，位址暫存器i將閂鎖之内部位址仏號A〇至A3輸出到第一計數電路2D，並將内立址#號A 4至A1 3輸出到第二計數電路2 u。

第计數電路2D係4位元計數器。該第一計數電路係回應控制信號TO的上升邊緣而閂鎖内部位址當作叢發位址的初始值。第-計數電_則回應讀取控 = # 5虎Re的上升邊緣而開始計數。再者弟5十數電路⑽係將計數值當作頁面位址信號 PM至PA3而輸出到頁面解碼器18。當該計數值從「ιη° & 變^成「000 0」時’則第一計數電路2D係輸出進位信號⑶ f j二計數電路2U。該計數值「llu」的最高有效位元係對應於頁面位址信號PA3的值，且最小有效位元係對應於頁面位址信號ΡΑ0的值。

第二計數電路2U係10位元計數器。第二計數電路2U係回應控制信號το的上升邊緣而閂鎖内部位址信號A4至人13、俾當作叢發位址的初始值。第二計數電路211則回應控制作號T1的上升邊緣或進位信號⑶的上升邊緣而開始計數。一再者，第一汁數電路2 U係使用1 〇位元間之較小的$位元而產生行位址信號CA0至CA4，並輸出行位址信號CA〇至

第11頁 508586 五、發明說明（8) CA4到行解碼器η。此外第二計數電路2u係使用ι〇之較大的5位元而產生列位址信號RA〇至RA4，並址信號^至RA4到列解碼，。列解碼器 ^位位址信舰0至RA4及其它由位址暫存器 =、以列信號RA5至RA14。丨荆m之列位址戶:以’讀出操作的叢發模式係可施加字元線WD0至〇1 63 83的叢發位址係可由當作初始= 址信號RA5至RA14及當作第二計數電路2u 列位列位址信號RA0至RA4所產生。但貝村之 WE緩衝器4則將信號WEB的波形整形，並將俨號肫換成具有用於内部電路之電壓位準的信號’並心轉且有同相之轉換結果的寫入信號Μ而輸出。八 ATD電路3則偵測從WE緩衝器4所輸入之寫入 ^化；若寫入信㈣及進位信號⑴系二輸出控制信號TO到第一及第-钟勃雪\ m丨D電路3 m 定之低位準寬度的單觸發脈衝。州iL Λ延遲控制信號το ’並產生脈衝之控制信準、宽m ϊ制信號τ〇相同之預定的極性（低位 ϋ度。此夕卜’延遲電路5係延遲控制信號鎖脈衝信號SALF，並延遲控制信號了丨 1 SALS。⑽脈衝信號SALF及SALS俜分別：fL !

τι ^ ^ 〇 ^4, ^ 1 VLtfff,J ^mT0 A OAT F ^ ^ ^ 夂逛電路5則楗供閂鎖脈衝信號 SALF及閃鎖脈衝信號SALS給閃鎖脈衝選擇電路6。閂鎖脈衝選擇電路6係接收閂鎖脈衝信號sals及

第12頁 508586 五、發明說明（9) SALF，並依據輸入控制信號α〇τ 及控制信號SAL1的脈衝等。控制信號控制信號SAL1的低位準時，則二，就CA0T在無輸出脈衝信妒S AI F1告从w a丨、’貞脈衝選擇器6係將閂鎖在無輸：控制：號s:L0:=準〇;出，;：峨係將==刪她2 衝選請 1鎖脈衝诮^SALO及問鎖脈衝作預定之寬度的脈衝，且該等極性有信號SALF之極性相反（高位準）。” “唬SALS或控制 RE緩衝器15係將信號REB的波形整形，並換成具有用於内部電路之電壓位準的信號，然後°輸：具：與轉換的結果同相之讀取信號RE。列解碼器10係解碼計數器電路2ϋ的列位址芦 RA4及位址暫存器i的列位址信號RA5至RAu，並°啟動 JWD0一至二6 38—3之其中之一。列解碼器1〇則提供低位準電 i至一 k疋之子兀線，而該列解碼器1〇係連接至記憶體元陣列9中之記憶體單元電晶體的閘極，且該列解碼器1〇亦提供高位準電壓至非選定之字元線。而提供至非選定之字元線的高位準係較增強型記憶體單元電晶體的臨限高之電壓。行解碼器11則解碼由計數器電路2D而來之行位址信费 CA0至CA4 ’並產生控制信號YS0至yS31。行解碼器丨丨並"啟^ 動控制信號YS0至YS31之其中之一。 Y選擇器1 2係包含複數個如η通道電晶體之γ開關。而第13頁、發明說明（10) ，一個Y開關係連接至每一個數位線，即DG〇至DG4〇95。若行解碼器11的控制信號YS0至YS31之其中之一啟動，則其閑極連接至該啟動之控制信號（控制信號”〇至”31之其，之一）的Y開關係打開，且連接至具有該啟動之控制信旎的Y開關之1 28條數位線的資料係提供給複數之感測放大器電路8。

兄憶體單元陣列9係具有字元線WD〇至WD1 63 83與數位 f位元）線DG0至DG4095彼此交又之矩陣，而未圖示之記體單兀電晶體係配置在每個交點。該記憶體單元係NAND 型。冗憶體單元電晶體的資料係以該電晶體的臨限值表不。在此NAND型中，若記憶體單元電晶體係η通道型時，則以離子植入法將η型雜質植入記憶體單元電晶體閘極後 i斤產生的空乏型係以資料「1」表示，而省略植入離子至 °己隐體單元電晶體閘極的增強型則以資料「〇」表示。

曰在NAND型中，其源極及汲極連接至其它記憶體單元電晶體的每一個記憶體單元電晶體（η通道型）係具有一閘極連接至字元選擇線1])〇至WD1 63 83之其中之一，而最後一 t之W己丨思體單元電晶體的源極係接地’且第一階之記憶體早疋電晶體的汲極係連接至數位線DG0 (數位線DG1至叱40 95 )。在此NAND型中，若字元選擇線〇〇啟動（低位準）且其匕子元線為非啟動（高位準）時，則對應至其閘極連接至该啟動之字元線腳〇之記憶體單元電晶體之資料的電流值係通過該數位線。舉例而言，若將資料「1」寫入其閘極連接至啟動之

第14頁 508586 五、發明說明（11) 字元線的記憶體單元電晶體時，則藉由該空乏型之記憶體單元電晶體俾使電流通過。另一方面，若將資料「〇」寫入其閘極連接至啟動之字元線的記憶體單元電晶體時，則藉由該增強型之記憶體單元電晶體俾使電流不能通過。於此時，啟動之字元線的電壓係小於增強型記憶體單元電晶體的臨限值，且該增強型記憶體單元電晶體係關閉俾使電流無法通過。此外，非啟動之字元選擇線的電壓係高於增強型記憶體單元電晶體的臨限值，且該增強型記憶體單元電晶體係打開俾使電流通過。即，電流狀態代表記憶體單元電晶體的資料。而每一個通過數位線1)(^至 DG4 0 9 5的電流係由γ選擇器1 2所選擇，並被提供至感測放大器電路8。感測放大器電路8係由用於一頁面之複數個感測放大器所構成，即，1 2 8個感測放大器。於此連接方式中，一頁面係由1 6位元組的資料所構成。每一個感測放大器係依據電流通過信號YD〇至YD 127而決定記憶體單元的資料。若係寫入資料時，則感測放大器輸出高位準之資料信號DΤη (η = 〇 — 1 2 7 )，否則感測放大器係輸出低位準之資料信號DTn 。、。 / 又’行位址信號CA0係提供給閂鎖控制電路17，而其係為第一計數電路2D所提供之行位址中的最小有效位址。该問鎖控制電路1 7則產生具有與該行位址信號CA〇相反極性之控制信號CA0B，及產生於一段預定之時間内具有與行位址信號CA0相同極性之控制信號CA〇T。此外，該問鎖控

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仏f路17係輸出該控制信號CAOB至該閂鎖輸出選擇器16並雨出该控制信號CA0T至該閂鎖電路7與該閂鎖脈衝電°路6。该閂鎖電路7係包含各由丨28個閂鎖電路所構成之閃鎖群組。該閃鎖電路7則回應該控制信號⑽與閃鎖脈衝信號SAL0或SAL1而將該感測放大器電路8 信號DT0至DT1 27問鎖到該第一及第二閃鎖群組之一中、。當該控制信號CA0T係低位準時，則選擇該第一閂鎖群组用二儲存資料。而當該控制信號CA〇T係高位準時，則選擇該第二閂鎖群組用以儲存資料。 ^

舉例而言，當該控制信號CA0T係低位準時，則回應該閃鎖脈衝信號SAL0俾將對應至該數位線DG〇至DG1 27的^料信號DT0^DT127閃鎖到第一問鎖群組中。而當該控制信號 CA0T係尚位準時，則回應該閂鎖脈衝信號SAU俾將對應至該數位線DG128至DG255的資料信號DT0至DT127閂鎖到第二閂鎖群組中。該閂鎖電路7則將第一閂鎖群組的資料當作資料信號 D T A 0至D T A1 2 7，而將該第二問鎖群組的資料當作資料信號 DTB0至DTB1 27，並將該等信號輸出到閂鎖輪出選擇器丨6。該閃鎖輸出選擇器1 6則回應閂鎖控制電路1 7的控制信 5虎C A 0 B而將该組資料信號D τ A 0至D T A1 2 7與該組資料信號 DTB0至DTB127的其中之一組信號當作資料信號DL()至儿127 輸出。換吕之’當該控制信號C A 0 B係低位準時，則該閃鎖輸出選擇器1 6輸出該第一閂鎖群組的資料信號到該頁面選擇

第16頁 508586 五、發明說明（13) -- 為1 3。而當該控制信號CA0B係高位準時，則該閂鎖輸出選擇器1 6輸出該第二閂鎖群組的輸出到該頁面選擇器丨3。該頁面解碼器1 8係解碼由該計數器電路2])而來之頁面位址信號PA0至PA3，並將控制信號PAGE〇至以⑶^輸出至该頁面選擇器13。舉例而言，該頁面位址信號pA〇至pA3依序從十六進位的「0」增加到十六進位的「F」，即，「0 000」、「00 0 1」.....「U10」、及「1111」。則該頁面解碼裔1 8係以「移動1」的形式輸出該控制信號pAGE〇至PAGE15 ，即，「0〇〇〇〇〇〇〇〇〇〇〇〇〇〇!」、「0 0 000 0 000000 00 1 〇」、…、「〇1〇〇〇〇〇〇〇〇〇〇〇〇〇〇」、及「1000000000000000」。然後，「〇〇〇〇」的最高有效（最左之）位元係對應至該頁面位址信號PA3且其最小有效 (最右之）位元則對應至該頁面位址信號p A 〇。而由該閂鎖輸出選擇器16而來之資料信號dl〇至DL127 係提供至該頁面選擇器1 3。該頁面選擇器1 3則將資料信號 D L 0至D L1 2 7分配到輸出資料D 0至D 7。而回應控制信號 PAGE0至PAGE15，俾將每一個輸出資料DL〇至DL127當作輸出資料D0至D7，並以一個位元接著一個位元地方式輸出。该輸出資料D 0至D 7係被提供給輸出緩衝器1 4。而每一個輸出資料D0至D7係從輸出端子TOO至T07輸出。例如，以輸出端子TOO說明之。每當該控制信號PAGE0至PAGE15係變換成以下16個數值之一時，即「oooooooooooooooi」、「0000000000000010」.....「01〇〇〇〇〇〇〇〇〇〇〇〇〇〇」、及「1 0 0000 00 0 000 0000」，則資料信號DL0至DL15係依序從

第17頁五、發明說明（14) 輸出端子TOO輸出。然而，吾人可、、主今到的最高有效广最左之）位元係對應控制# #uPAGE15且其最小有效（最右之）位控制信號PAGE0。而當該讀取信娜係高位準時，則該輸出緩衝器14分別地輸出資料信號DO至D7到輪出端子丁〇至τ 了。該數位線DG0至DG4095與該輪出端子τ〇至以之間的對應關係現說明如下。舉例而έ ，若行解碼器1 1係啟動控制信號¥8〇時，則γ 選擇器1 2打開連接至下列數位線等的Υ開關等，即，數位線DG0至DG15、數位線DG512至DG52 7、數位線DG1 024至 DG1039、數位線DG1536 至DG1551、數位線DG2048 至 DG2063、數位線DG2560 至DG2575、數位線DG3072 至 DG3087、及數位線DG3584至DG3599。由Υ選擇器12所選擇之數位線的資料係代表頁面用之資料。而每一個由γ選擇器1 2所選擇之數位線係經由Υ開關等而連接至感測放大器電路8，且通過每一個數位線的電流係當作信號yj)〇至 YD1 27而提供給感測放大器電路8。而下列各組數位線的資料係分別地從輸出端子TOO至 T07輸出，即，數位線DG0至DG511、數位線DG512至 DG1 023、數位線DG1 024 至DG1 535、數位線DG1 536 至 DG2047、數位線DG2048 至DG2559、數位線DG2560 至 DG30 7 1、數位線DG30 72至DG3583、及數位線3584至 DG4095 。

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當叢發讀出操作開始時，係提供2位元組的資料給每一個輸出端子。舉例而言，該等連接至由¥選擇器所選擇之Y開關的數位線DG0至DG15之資料係一個位元接著一個位兀地從輸出端子TOO依序輸出。而其它輸出端子丁〇1至丁〇7 中之h况亦如同上述般，而該2位元組的資料係於每一次叢發讀出處理時形成且該資料係一個位元接著一個位元地依序從相對應的數位線等輸出。

感測放大器控制電路19係回應控制信號7〇 &T1而產生控制信號SAEB俾啟動感測放大器電路8，且該控制信號 SAEB係提供給該感測放大器電路8。感測放大器控制電路 19係在潛伏期内控制決定資料信號γΜ至〇127之資料的時，點。即，當該控制信號SAEB係高位準時，則該感測放大器電路8為非啟動狀態，且當該控制信號SAEB係低位準日守’則该感測放大器電路8啟動。而啟動之感測放大器電路8係決定記憶體單元電晶體的資料。

忙碌信號產生電路20係輸出READY/BUSY信號，而該信號係代表該半導體記憶裝置是否被該系統所使用之控制信號。該READY /BUSY信號係基於該控制信號TO及該控制信號SALS而輸出。而該低位準之READY /BUSY信號係代表該半導體記憶裝置正在讀取資料並處於忙碌的狀態（處於潛伏狀態），且無法存取新的資料。另一方面，該高位準之READY /BUSY信號係代表該半導體記憶裝置處於備妥狀態（處於循環的操作狀態），即係亦完成資料讀取操作且可存取新的資料。

508586 五、發明說明（16) 係將從该CE緩衝器電路21而來之致能信號CE提供給致能電路25，而該致能電路25則因此產生控制信號以及控制信號CEB。舉例而言，該致能電路25係包含反相器22及 NAND 電路23。而該控制信號CEB係該CE緩衝器2丨之輸出的反相信號，且將其提供給該輸出緩衝器！ 4。當該控制信號CEB係，位準時則該輸出緩衝器14處於輸出模式。而當該控制信號CEB係高位準時，則該輸出緩衝器丨4處於高阻抗模式。、 S亥控制信號CS係由該NAND電路23及反相器22所產生，且其與控制信號SAEB及與該控制信號CEB無關，並將盆提供給該位址暫存器i、該延遲電路5、該列解碼器1〇 /即，當該控制信號SAEB及CEB之其中之一係低位準時，則該致月b電路2 5輸出高位準之控制信號c s。因此，即使在該晶片選擇信號CE變成低位準後，σ 當，控制信號SAEB係低位準則該控制信號cs必為高位= ^之，當讀取選定之記憶體單元電晶體的資料存在該閃鎖電路7中之第一及第二閃鎖群組的其中之、儲時，則該控制信號CS係高位準。而由該控制信號CS所控制之位址暫存器i、延 5、及列解碼器1 〇將說明如下。々电路畲該控制信號CS係高位準時，則該位址暫存，入位址信號ADO至AD23 ,且當該控制信號以係低位=存日f ’則該位址暫存器1消除該儲存之位址信號。

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今狄ϋ二该控制信號cs係高位準時，則該延遲電路5基於 i Ϊ fuT〇而輪出該控制信號SALF ASALS，且#該控制。虮木;低位準時，則不輸出該控制信號salf及。田"亥控制h號⑵係高位準時，則該列解碼器1 〇基於輸一列位址A0至A14而啟動字元線ffD〇至WD1 6383之其中之。而當該控制信號CS係低位準時，則該列解碼器丨〇使所有之字元線WD0至WD1 6383不啟動。

所以，即使當閃鎖電路7閂鎖住記憶體單元的資料，因而晶片致能信號CE變成低位準時，該位址暫存器1、延遲電路5、及列解碼器丨〇係保持在啟動的狀態。即^，該閃鎖電路7係可完全地閂鎖住該記憶體單元的資料。而依據本發明的實施例之半導體記憶裝置的操作係參見圖1及圖2而說明如下。、乡在潛伏期（叢發輸出之開始位址的設定期間）内，本發明之半導體記憶裝置的閂鎖電路7係從用於設定叢發輸出的開始位址起，俾依序將該感測放大器電路8所輸出之資料信號DT0至DT1 27閂鎖到該第一閂鎖群組及該第二閂鎖群組中。在此循環地用於叢發讀出資料的操作期間内，該閃鎖電路7係輸出第一及第二閂鎖群組之其中一個所閂鎖的資料，並回應控制信號SAL0、SAL1、及CA0B而閂鎖第一及第二閂鎖群組之其它一個的感測放大器電路8中之資料信號 DT0 至DT127。 “儿依據本實施例之半導體記憶裝置，其係在閂鎖脈衝選

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擇電路6及閃鎖控制電路17的控制下，交替地互換用於輸出資料之閂鎖群組及用於閂鎖資料之閂鎖群組，俾序地進行資料的叢發讀出。义所以’每當將控制信號REB輸入時，則閂鎖之資料係回應該控制信號CA0B而依序地從該第一閂鎖群組二閃鎖群組之其中一個輸出。而在圖2的時間t0時，其資料被讀出的閃鎖群組係假，為該第二閂鎖群組。則於此狀況下，該控制信號係

=位準且該第二閂鎖群組的輸出資料係輸出到該頁面選擇器1 3 〇舉例而言，該頁面選擇器13係回應該頁面解碼器18备控制# 唬PAGE0 至 PAGE15「1〇〇〇〇〇〇〇〇〇〇〇〇〇〇〇」而經輸出緩衝器1 4輸出最後的資料信號犯5到輸出端子τ〇。^丨 :127在之其上气出端子71而上，係輸出在資料信號DL1" DL1 2 7之間的相對應之信號。第=計數電路2D係於控制信號REB的每一次輸入，數RE緩衝器15所輸出的讀取信號RE。當第一計數電路^

f數到16時’即當計數該頁面位址信號PA0至PA3從 1 111」到「0 〇〇〇」時，則第一計數位準脈衝的進位信號CR。 ® /、有伯右柄f 路3係回應進位信號⑶的下降邊緣而輸出且有低位準脈衝的控制信號TO。〃且右ί = ?路5則回應該控制信號τ◦的下降邊緣而輪出具有低位準脈衝的控制信號η。彻出 508586 五、發明說明（19) 然後感測放大器控制電路丨9係回應控制信丨的下降邊緣而使控制信號SAEB為低位準俾啟動感測放大器電路 8 ° 、第二計數電路2U則回應進位信號⑶而開始計數操作，並將計數值當作行位址信號CA〇至CA4及列位址信號ra〇 RA4而輸出。然後，該列解碼器10則回應列位址信號RA〇至^4而啟動其中一個字元線。 Y選擇器12係回應行位址信號CA〇至CA4而將連接至啟動之字元線的記憶體單元電晶體之資料當作信號YD〇至 YD 1 27俾輸出到感測放大器電路8。時間t〇〇時，當第二計數電路2ϋ計數操作回應進位化唬CR而使行位址信號CA〇從低位準變成高位準時，則，控制電路1 7係命令控制信號以❹了從低位準變成高位且〒令控制信號CA0B從高位準變成低位準。因此，係輸出該頁面選擇器13的第一閃鎖群組= 而非该苐二閂鎖群組的資料。、泸REmu至ti3時’第一計數電路2d係回應控制信址信號m至PA3加以=數知作並料數值當作頁面位滅由ΐ ΐ !選擇器13則回應該控制信號PAGE0至PAGE15而 = ，依序將該第-閃鎖群組的資編在時間U33時，該延遲電路5則延遲該控制信號難 508586 五、發明說明（20) 輸出控制信號SALF及控制信號SALS。而延遲時間Td係定義為從該控制信號T 0的下降邊緣起至感測放大器電路8的輪出資料達到穩定的時間點止的一段時間。在日守間11 3 5時’為了閃鎖感測放大器電路8的資料信號DT0至DT127到該第二閂鎖群組，則閂鎖脈衝選擇電路6 係輸出閂鎖信號S A L1到閂鎖電路1 6。而感測放大器電路8 的資料信號DT0至DT1 27則分別地閂鎖到第二閂鎖群組中相對應的閂鎖元件等。而為了正確地將資料信號DT0至DT1 27閃鎖到該閃鎖電路7中，則該控制信號SALF及SALS的上升邊緣係必須先於控制信號SAEB的上升邊緣。、 ▲所以感測放大器控制電路丨9係回應控制信號^^及控制#號SALS的下降邊緣而將控制信號SAEB從低位準變成言位準。 ϋ 繼而

，隹呀間至tl6吋，第一計數電路2D係進行計數操作，並將計數值當作頁面位^ ^ 3加以輸出。而對應至控制信號PAGE0至 ρ^Ε15，該頁面選擇器13係依序輸出

=的資料。且係經由該輸出緩衝器“而將以二至D7輸出到輸出端子τ〇ιΤ7。貝抖L或然後2電=W/—計數1 _則產生進位信親 .m rr ^ ,係回應進位信號CR的下降邊緣而輪出位準脈衝信號的控制信號TO。铷出其肩 4遲電路5則回應該控制信號τ〇的下降邊緣而輸

第24頁 508586 五、發明說明（21) 低位準之控制信號T1。感測放大器控制電信號Π的下降邊緣而將控制信號= 該控制信號SAEB俾將感測放大器電路8啟動-位丰二°而依據路2U則回應進位信號⑶而計數，且行位址 = 位準變成低位準。因此，問鎖控制電路 ^^ 成古位準。準將該控制信號以⑽從低位準變 Π' ί，胃問鎖輸出選擇器16則輪出該第二閃鎖群組的閂鎖元件的資料。而非該第一閂鎖而在tl7至t22的任一時間時，本發明置的操作㈣應信舰^重複上述說明之^導㈣憶裝致能電路25的操作則同時參考圖} 參見圖3 ’其顯示致能電路25操作的時序^俾說明如下。路7 :出3 I ’ ^ f片致能信號CE係高位準時’則該閂鎖電輸出第一閂鎖群組的資料且將資料群組的閂鎖元件等中。貝主〗4弟閂鎖組的ΐ:Γ:。時在此該:=^ 已η稍处甘收在此時間，弟一閂鎖群組的閂鎖元件等係 1、Α住其將被輸出的感測放大器電路8之資料。 ’、並將，路2D則回應控制信讎的下降邊緣而計數，庳進位作脈衝加以輸出。然後，atd電路3係回 Μ進,仏5虎CR而輪出控制信號τ〇。将漆f Γ ’ t圖2時序®之說明，感測放Α 11控制電路1 9 ’、控制信號^£6俾啟動感測，放大器電路8。

第25頁五、發明說明（22) 感測放大器電路8係決定經由列解碼器1 0而與啟動之字元=擇為1 2而來之該等藉的資料，且將哕算眘祖A t線連接之記憶體單元電晶體 : 將該4貝枓當作資料信號DTO至訂127加以‘體而回應進位信號CR，係難ά锺_丄丄止將行位址信號CAO從低位準變曰第一叶。數電路2U計數操作則使該控制信號CAOB從高位準。閂鎖控制電路1 7 ⑽從低位準變成高位準：準且使控制信號第-閃鎖群組的資料並：咸該閃鎖電路7係輸出該該第二閃鎖群組的閃鎖元u放大器電路8的資料閃鎖到能時，為了使半導體記憶裝置進入備用狀恶，係由未圖示之CPU (中本卢 — 疋爾用狀 CE從高位準變成低位準。中央處理早凡）將晶片致能信號號SAEB:低係低位準’但由於控制信該控制信號cs加以輸出。路，持續地將高位準當作決定記憶體單元電晶體的^\料而感測放大15電路8亦可衝器1:二：半導體記憶裝置為備用狀態時’則該輸出緩匯i排的车^將輸出變成高阻抗’俾避免與其它使用資料提供蛉钕私山，裝置競爭資料。所以，係將控制信號CEB CE 2 I Γ 緩衝器1 4。致能電路25則回應晶片致能信號 m 0# =控制信號CEB。因此，當該控制信號CEB係低位牙，則該輪出緩衝器14處於操作狀態並能輸出資料，然

五、發明說明（23) 於；mcEB處於高位準時，則該輸出緩衝器14係處於備將輸出端子το。至m設定為高阻抗。制作ΐτΠΐ時’該⑨遲電路5則延遲在時間t5〇時的控 SALS W珣出具有低位準脈衝的控制信號SALF及传上:^ f制USALF ASALS ’控制信號SAL1的脈衝係上^ (從低位準變成高位準）。 SALF Lis Ϊ I! ft、53時二該延遲電路5係將該控制信號脈衝 ^ :立準變成高位準’❿導致控制信號SAL1的脈衝下降（從局位準變成低位準）。然後，每一個在閂鎖電路7中之第二元件係回應控制信親⑽下群由m 器電路8±所輸出之每-個資料信號DTO至二由感収大升邊Ϊ ㈤應控制信號salf asals之脈衝的上 =動：器控制電路19係藉由控制信號遞而處於啟動狀悲。然I，係不啟 JCS從高位準變成低位準。所以，該位存考厂 = 5。、及該列解碼器㈣回應控制信號c二= 準。ί:=\時二片致能信號CE則從低位準變成高位將該控制信麵從高位準變成變成:位準且存器-該延遲電路5、該列解碼器1G、及該此輸出該緩位； 508586 五、發明說明（24) "' 係從備用狀態改變成操作狀態。所以’若晶片致能信號CE變成低位準且半導體記憶裝置變成備用狀態時，則當從選定之記憶體單元電晶體讀出資料時，該致能電路25係連續地啟動用於讀出記憶體單元資料的電路，直到記憶體單元的資料被閂鎖到該閂鎖電路 7的第一及第二閂鎖群組之其中一個為止。即，該位址暫存器1、該延遲電路5、及該列解碼器丨〇係為操作狀態直到該資料被閂鎖到第一及第二閂鎖群組之其中一個為^。所以，記憶體單元陣列9的資料係被閂鎖到由閂鎖脈衝選擇電路6從第一及第二閂鎖群組中所選擇之任一個鎖群組的各自之閂鎖元件中。圖4中，當第一計數電路21)將「11〇〇」當作該頁面位 2『°广二而加以輸出時，則晶片致能信號CE係變成 ::儀將資料信細U輸出。在該 = 係輸出資料，而當該控制信號丄τΠ位 =中貝i感測放大器電路8的資料係被閃鎖到該第二閃鎖此，據本發明之實施例的半導體記憶裝置中，且致月b仡號CE為高位準之讀出操作日日導體記憶裝置的讀出操作。作係相同於如圖7所示之半在時間11 〇〇時，字元綠孫& 信號CE變成低位準而且半導體；J狀態且即使晶片致能態，但由於該控制信號CS係維持命令處於備用狀尹诗在同位準，所以資料信號

508586 五、發明說明（25) DJTO至DT127仍由感測放大器電路8加以輸出。然而，因為 »亥控制彳s號CEB係從低位準變成高位準，所以輸出端子丁〇〇至T07係具有高阻抗且該輸出緩衝器14不輸出資料。在時間tl 01時，回應控制信號以以，故其為接著被輸出之位元組16至31的資料信號1)1>〇至1^127係被閂鎖到該二閂鎖群組之各自的閂鎖元件中。然後，在時間tl02時，因為控制信號以⑽從低位準變成高位準，因此該控制信號Cs從高位準變成低位準。即，使肩位址暫存器1、該延遲電路5、及該列解碼器1 〇不啟動，並藉以將半導體記憶裝置轉變成完全備用狀態。在時間tlG3時，g片致能信號CE係變成高位準，故半導體:己憶裝置係從備用狀態變成操作狀態。因&，回應控 ^ =破RE，半導體記憶裝置的操作係重新開始讀取資g ^ 之頁==間U〇4時，其為閃鎖在該第-問鎖群組中之頁面16的資料係被輸出。閃鎖控制電路丨了係，鎖群組閃鎖感測放大器電路8的資牙斗，並命令該γ二問二=輸：Ξ鎖之資料。而在時間u〇4之後，係回應控制，俾將於時間tl〇1時所閃至DTB127 )依序從嗜第-門锚继,J貝针I貝枓L唬DTB0 輸出。彳從°亥第-閃鎖群組的各自之閃鎖元件加以戶依據本發明之半導體記憶裝置並不在晶片致能 =區域（Α)中之低位準狀態後立即進入備用疋持續地處於啟動狀態’直到感測放大器電路8 508586 五、發明說明（26) 所讀取的資料信號DT0至DT1 27係被閂鎖到該閂鎖電路7中為止。此外’依據本發明之半導體記憶裝置係於感測放大器電路8的資料信號DT0至DT1 27被正常地閂鎖到如區域（β ) 中之閂鎖電路7後，始進入備用狀態。依據本發明之半導體記憶裝置，即使晶片致能變成低位準且半導體記憶裝置被命令處於備用狀態當，制信號SjEB係啟動時，則該控制信號cs乃持續地保持在 =位準狀恶。因此，用以從記憶體單元電晶體讀取資料的電路，其包含該位址暫存器丨、該延遲電路5、及該列解碼器10，係持續地處於啟動之狀態（操作狀態）。所以，係可將記憶體單元陣列9的資料確實地寫入選定之閂鎖群組、，者，依據本發明之半導體記憶裴置，由於讀出，私序係在潛伏（忙碌）期間内完成於該第一閂鎖且，第^鎖群組巾，所以t該第—划群組從最後之位元、、且而非位兀組1讀出隨機存取的資料時，係可間從輸出端子輸出儲存於該第m貞群組的位元組°、日二兀組31中的資料。故可確保感測放資立判定時間’而該判定時間係用於充份地：組47中讀取：-資料到該第-問鎖群組的一二PB至位元輸出連績的貧料，並可改善存取時間。且可此外，依據本發明之半導體記憶路7的閃鎖元件區分成該第-閃鎖群組或該^

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五、發明說明（27) (或獨立地配置）俾能從輸出端子輸出交互儲存的資料，所以當為了從感測放大器電路8將下一資料儲存到其它閂鎖群組而將儲存於其中之一個閂鎖群組的資料讀出時，係可確保感測放大器的資料用之判定時間，藉以達成使用選擇器電路12供應電流到感測放大器電路8俾選擇構造，且減少用於決定資料從記憶體單元電晶體讀取到數位線之感測放大器的數目。所以，上述之半導體記憶裝置係藉由省略感測放大器的數目而具所需的組成而達成縮小之晶片面積，俾能降低製造成本。此外，依據本發明之半導體記憶裝置，係將感測放大器的數目減少，因此藉由減少驅動感測放大器電流而可具有較小之功率消耗，且由於感測放大器用之驅動時間係限制為用以儲存資料至該閂鎖電路7的時間，因此使功率消耗更小。所以，上述之半導體記憶裝置係能大大地減少功率消耗，藉以可延長可攜式資訊單元的操作時間。

再者’依據上述之半導體記憶裝置，若該閂鎖電路7 之第一及第二閂鎖群組兩者於忙碌期間内偵測到資料讀取元成時’係將彳§ 5虎BUSY輸出外部電路或外部單元，故藉以可使外部電路或外部單元依據半導體記憶裝置的存取時間而改變其隨機存取時間，舉例而言，俾縮短隨機存取時間。雖然係以上述構造說明之，但本發明並不限定為罩幕

508586 五、發明說明（28) 式ROM，其亦可適用於EPROM (可抹除且可程式ROM )、 EEPR0M (電可抹除可程式化ROM )、快閃式記憶體及等等用於快速讀取且以省電為目的之半導體記憶裝置。 i

第32頁 508586 圖式簡單說明圖1係顯示依據本發明之實施例的半導體記憶裝置方塊圖，圖2顯示依據本發明之實施例的半導體記憶裝置之讀出操作時序圖；圖3係顯示圖1之致能電路的操作時序圖；圖4係顯示當晶片致能信號CE變成低位準時，依據本發明之實施例的半導體記憶裝置之讀出操作時序圖；圖5係顯示習知之半導體記憶裝置讀出操作示意圖；圖6係顯示習知之半導體記憶裝置的讀出操作示意圖，圖7係顯示依據習知技術之半導體記憶裝置的讀出操作示意圖；圖8係顯示當晶片致能信號CE變成低位準時，依據習知技術之半導體記憶裝置的讀出操作時序圖。【符號說明】 1 位址暫存器 10 列解碼器 11 行解碼器 12 Y選擇器 13 頁面選擇器 14 ¥m 出緩衝器 15 RE 缓衝器 16 閂鎖輸出選擇器

第33頁 508586 圖式簡單說明 17 閂鎖控制電路 18 頁面解碼器 19 感測放大器控制電路 20 忙碌信號產生電路 21 CE 緩衝器 22 反相器 23 NAND 電路 25 致能電路 2D 第一計數電路 2U 第二計數電路 3 ATD 電路 4 WE緩衝器 5 延遲電路 6 閂鎖脈衝選擇器 7 閂鎖電路 8 感測放大器 9 記憶體單元陣列

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Claims

508586 六、申請專利範圍 1 · 一種半導體記憶裝置，包含：一記憶體單元陣列，其具有複數之記憶體單元；複數之字元線’其連接至該複數之記憶體單元；一列解碼器，其連接至該字元線俾能選擇性地促使該複數之字元線之一啟動；複數之數位線’其連接至該複數之記憶體單元；、一感測放大器電路，其具有複數之感測放大器，而該複數之感測放大裔的每一個係連接至各自之該等數位線之第一閂鎖該複數之數位一控制電信號給該列解置之一操作模鎖住該複數之半導體記憶裝 2 ·如申請專利一輸出緩其中，當控制電路啟動表該備用模式電路。電路，線的資路，其碼器，式的代數位線置為備範圍第衝器電該晶片該輸出時，則料；及 4續連接至該列解碼器並提供一晶片致能 :該晶片致能信號係該半導體記情：二：能當？第一問鎖電路係完成閃用;^t㈤盼該晶片③能信號表示該用杈式蛉而不啟動該列解螞器。 1項之半導體記憶裝置，更包含· 路，其連接至該第閂鎖電路，3 致能信號不代表該備用模式P 緩衝器電路，且t該晶片敢::則該該控制電路立即不啟動該輪12琥代句出緩衝器

六、申請專利範圍 U::乾圍第1項之半導體記憶裝置，其中當該第减测放大哭元成閂鎖住該複數之數位線的資料時，則使該琢測放大器不啟動。 4.如利範圍第1項之半導體記憶裝置，更包含： -門電路，其連接至該第-閃鎖電路俾能產生閂鎖脈衝信號；及傀处π ^ 1放大态控制電路，其連接至該感測放大器電路该閃鎖脈衝信號而產生用於不啟動該感測之感測放大器控制信號；〃其:該第一問鎖電路回應該問鎖脈衝信號而閃鎖住該 3制5 ^:t :貧料’其中該控制電路回應該感測放大器 ί ί ί Ϊ: 半導體記憶裝置之備用模式的該晶片致月b k號兩者而不啟動該列解碼器。 5·如申請專利範圍第4項之半導體記憶裝置，更包含·· 4»抑& ί Ϊ器電路，其連接至該閂鎖脈衝電路與該感測放大态控制，路兩者，並提供一讀取控制信號給該等電路俾能計數該讀取控制信號的轉變等，而產生一頁面位址及一進位信號；百“ f,: Ϊ擇電⑫，其連接至該計數器電路俾能回應該頁面位址而將該複數之數位線的資料分開；其t將該進位信號提供給該閂鎖脈衝電路，而該脈衝電路則於收到該進位信號的預定之時間後產生該閃鎖第36頁 508586 六、申請專利範圍脈衝信號。 6 ·如申請專利範圖哲 $二Μ ## f 之半導體記憶裝置，更包含：兮笛一帝，其連接至該感測放大器電路，俾能當彳=@ μ次μ 路輪出閂鎖之資料時，則閂鎖住該複數之數、1 負；且當該第一閂鎖電路閂鎖住該複數之數位線的資料時，則輪出閃鎖之資料，其中：該控制電路控制該列解碼器之啟動，直到該第一及第二閃鎖電路其中之一完成閂鎖該複數之數位線的資料為止。 7·如申凊專=範圍第丨項之半導體記憶裝置，更包含：。十數器電路，其連接至該感測放大器電路並將當作 =始值的一位址信號與一讀取控制信號兩者提供給該感測大器電路’俾能計數該讀取控制信號的轉變等且能產生一頁面位址及一進位信號；其中：上=該進位信號產生後，及當該第一閂鎖電路完成閂鎖住該複數之數位線的資料時，則使該感測放大器不啟動。 δ:如申，專利範圍第5項之半導體記憶裝置，其中在產生 ^，位信號後的預定之時間内，該第一閂鎖電路閂鎖住該後數之數位線的資料。 9·如申請專利範圍第5項之半導體記憶裝置，更包含：

第37頁 508586 六、申請專利範圍一頁面選擇器電路，其連接至該第一閂鎖電路俾能將由該第一閂鎖電路所輸出之資料分開，並回應該頁面位址而將分開之資料提供給該輸出缓衝器電路。 1 0. —種半導體記憶裝置，包含：一記憶體單元陣列，其具有複數之記憶體單元；複數之字元線，其連接至該複數之記憶體單元；一列解碼器，其連接至該字元線俾能回應位址信號而選擇性地促使該複數之字元線之一啟動；第一選擇器，其連接至複數之數位線俾能選擇性地促 b 使某些該數位線等啟動；一感測放大器電路，其具有複數之感測放大器，而該複數之感測放大器係連接至該啟動之數位線等；第一及第二閂鎖電路，其每一個係連接至該感測放大器電路俾能Η鎖住該選定之數位線等的資料；一計數器電路，其連接至該感測放大器及連接至該第一及第二閂鎖電路，並將該位址信號當作一初始值而提供至該感測放大器及該第一及第二閂鎖電路，俾能計數並產生一頁面位址與一進位信號；一頁面選擇器，其連接至該第一及第二閂鎖電路俾能1i 回應該頁面位址而將閂鎖在該第一及第二閂鎖電路之其中之一的貧料分開，一輸出緩衝器電路，其連接至該頁面選擇器俾能輸出該分開之貧料，及

第38頁 ------ 六、申請專利範圍 ____ 一控制電路，被提片致能信號而控制嗜丰2 —晶片致能仏5虎俾能回應該晶其中，儘管該晶片憶裝置之：操作模式，之該半導體記憶裝置為把L旒係為由忒控制電路所控制該輸出緩衝器電路仍為^松式的代表，但該列解碼器及電路之其中之一 6 : 動狀態，直到該第一及第二閂鎖且當該晶片致能;:號21選定之數位線等的資料止，憶裝置的操作模式係該控制電路控制之該半導體記立即變為非啟動狀態。槟式時，則該輸出緩衝器電路 « u.如-申範圍第10項之半導體記憶裝置，更包含：感測放大器致能雷改 ^ ^ ^ 3 感測放大器電路之間，俾妒口;連接於該計數器電路與該放大器致能信號丨及俾此回應該進位信號而產生一感測一閂鎖脈衝產生哭，1^ 及第二閃鎖電路的每：個=接；；計數器電路與該第；電路的其中之一· 門鎖脈衝^號到該第一及第二閂鎖被啟：中’該感1則放大器致能信號回應產生該進位信號而器電败，且回應该啟動之閂鎖脈衝信號、啟動該感測放大玫大_的該啟動之感測放大器致能信號、及其回應該感測動。恭致能信號而控制該列解碼器的該控制電路而不啟

508586 六、申請專利範圍 1 2.如申請專利範圍第11項之半導體記憶裝置，其中該閂鎖脈衝信號係於從產生該進位信號起預定的時間之後產生。 1 3. —種從半導體記憶裝置中讀出資料的方法，包含以下步驟：接收一晶片致能信號；產生一致能信號及一備用信號之其中之一，俾能當該晶片致能信號係啟動時，則該致能信號設定該半導體記憶裝置的讀出操作，且當該晶片致能信號係非啟動時，則該備用信號設定該半導體記憶裝置的備用操作；選擇性地促使複數之字元線的其中之一啟動；選擇性地促使複數之數位線的其中至少一個啟動；決定記憶體單元等的資料，其由該致能的字元線及至少一個致能的該數位線所選擇；閂鎖該決定的資料到第一及第二閂鎖電路的其中之一内；輸出閂鎖在該第一及第二閂鎖電路的另一個内的資料；及當該第一及第二閂鎖電路的其中之一正在閂鎖該決定1_ 之實料時，則不論該晶片致能信號的狀態，皆產生該致能信號。 1 4.如申請專利範圍第1 3項之從半導體記憶裝置中讀出資

第40頁 508586 六、申請專利範圍料的方法，更包含以下步驟：回應該致能信號變成啟動，則啟動一列解碼器；其中，促使該字元線等之一啟動的該步驟係回應該列解碼器的啟動而進行。 1 5.如申請專利範圍第1 3項之從半導體記憶裝置中讀出資料的方法，更包含以下步驟：在該閂鎖步驟後，不啟動一感測放大器；及在輸出步驟後，啟動該感測放大器；其中，該決定步驟係由該感測放大器執行，而不論該 ¥ 晶片致能信號的狀態皆產生該致能信號的該步驟係回應該感測放大器變成啟動後而進行。

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