200527175 (1) 九、發明說明 【發明所屬之技術領域】 本發明是關於定壓產生電路中的電源投入時之過激抑 制技術，例如是關於可有效適用在搭載有用來生成內部電 壓之降壓電壓生成電路的微電腦等的技術。 【先前技術】 就抑制定壓產生電路中的電源投入時之過激的技術而 言，例如是在具有以參照電位接收基準電壓的差動放大電 路；以及負回授連接於前述差動放大電路而進行電流輸出 動作的輸出緩衝器（輸出段電路）的定壓電路當中，設置 在電源投入時僅於預定期間使輸出緩衝器的輸出端子導通 成電路之接地電壓而加以限制的限制電晶體，並藉由此限 制電晶體，在電源投入時抑制該輸出端子的過激（專利文 獻1的第1圖）。其他是在電源投入時提高前述差動放大 電路的動作速度而加快動作狀態之確定（專利文獻1的第 2圖），並且切斷輸出緩衝器的電流供應電晶體電路（專 利文獻1的第5圖）來抑制過激。關於在低電壓產生電路 之輸出緩衝器的輸出設置用來防止過激的限制電晶體的技 術，另外在專利文獻2也有記載。 〔專利文獻1〕日本特開平〗〇 _ 2 1 4 1 2 1號公報 〔專利文獻2〕日本特開2 0 0卜3 5 8 5 7 5號公報（第2 200527175 (2) 【發明內容〕 〔發明所欲解決之課題〕 本案發明人針對定壓產生電路中的電源投入時之過激 的抑制方法進行了檢討。前述過激是在電源投入時，由於 來自前段的輸入而使各電路的輸出上升時，因爲各電路的 輸出與電源之間的電容性耦合以致輸出的上升受到電源之 上升的影響而產生。前述電容性耦合是例如輸出電晶體之 源極·汲極間的寄生電容所產生的耦合。輸出緩衝器除了 供應內部電路之動作電源的性質以外，還必須具有大的電 流供應能力。主要可採用尺寸極大的輸出電晶體。因此， 前述限制電晶體也必須因應於此而由大尺寸的電晶體構 成。因爲前述限制電晶體的電流驅動能力需要與前述輸出 緩衝器之電流驅動能力相當的能力。關於這點，本案發明 人發現了设在輸出Is衝益之輸出段的限制電晶體的尺寸也 會與輸出電晶體同樣變得極大，以致佔有面積變得巨大的 問題點。再者，關於在輸出緩衝器的輸出段設置用來肪止 過激的限制電晶體，電流驅動能力大的前述輸出緩衝器與 前述限制電晶體會同時Ο N而相互牽引，因此會產生大的 貫通電流而無法實現低電力化。另外，本案發明人發現從 低電力化的觀點來看’前段前置緩衝器等在動作電流被擠 壓變小的情況下，過激抑制後之輸出電壓的靜定會耗費較 .長的時間。 本發明之目的是在搭載於半導體積體電路的電壓產生 電路當中’不使晶片佔有面積增大而抑制或緩和電源投入 -6 - 200527175 (3) 時之過激。 本發明之其他目的是在搭載於半導體積體電路_ _ 產生電路S中’不使貝通電流增大而抑制或緩和電丨原投人 時之過激。 本發明之又其他目的是在搭載於半導體積體電路的電 壓產生電路當中，使電源投入後之輸出電壓的靜定不需耗 費長時間而抑制或緩和電源投入時之過激。 本發明之前述以及其他目的及新穎的特徵應可從本I兌 明書的記載及所附的圖面明白。 〔用以解決課題之手段〕 若要簡單說明本申請案所揭示的發明當中代表性的槪 要，則如以下所述。 (1) 一種半導體積體電路，是具有內部電壓產生電 路（2 )以及從前述內部電壓產生電路接受動作電源之供 應而動作的內部電路（3 )者，其特徵爲：前述內部電壓 產生電路具有從半導體積體電路之外部所供應的第1電壓 (Vext)產生第2電壓（V ref)的電壓產生電路（1〇); 以及依前述第2電壓產生第3電壓（Vint )的輸出緩衝器 (11)，並將上述第3電壓以動作電源供應至前述內部電 路。又具有可將前述第2電壓之輸出節點導通成預定電位 的第]開關（1 5 );以及應答前述第1電壓之投入，使前 述第]開關於預定期間形成ON狀態的控制電路。預定電 壓是例如電路的接地電壓。 -7- 200527175 (4) 根據上述手段，由於在利用第]電壓進行動作電源之 投入時，不將輸出緩衝器的輸出端子限制在預定電位，而 是將其前段的電壓產生電路的輸出限制在預定電壓，因此 進行該限制的第1開關的電晶體尺寸只要格外比輸出緩衝 器的輸出電晶體尺寸小即可，並不會使晶片佔有面積增 大。電源投入時，由於來自前段的輸入使各電路的輸出上 升時，藉由利用第1開關的輸出緩衝器輸入段的限制動 作，可抑制輸出緩衝器之輸出的上升，因此即使因爲輸出 緩衝器的輸出與電源之間的電容性耦合以致電源之上升影 響到輸出緩衝器之輸出，也不至於過激。藉此，可抑制或 緩和作爲內部電路之動作電源的第3電壓的過激。由於不 需要用來將輸出緩衝器的輸出端子限制在預定電位的大型 電晶體尺寸的開關，因此在電源投入時，在電壓產生電路 當中不會使貫通電流增大，而且電源投入後的輸出電壓的 靜定不會耗費太長的時間。 就本發明之具體形態而言，前述電壓產生電路具有從 前述第1電壓產生基準電壓（Vbgr)的基準電壓產生電路 (12 );以及接受前述基準電壓而產生第2電壓（Vref) 的前置緩衝器（1 3 )。 此時，具有可將前述基準電壓的輸出節點導通成預定 電位的第2開關（]6 )，前述控制電路再應答前述第1電 壓之投入，使前述第2開關於預定期間形成on狀態。對 於前置緩衝器的輸入段也採取與輸出緩衝器之輸入段相同 的措施，可使電源投入時的輸出緩衝器之輸入段的位準更 -8 - 200527175 (5) 爲穩定化，並且使輸出緩衝器之輸出段的過激抑制或緩和 效果提升。 再者，在前述前置緩衝器設置可將動作電流所流通的 電流源的偏壓電壓供應路徑導通成預定電位的第3開關 (1 6 A )，前述控制電路是應答前述第]電壓之投入，使 前述第3開關於預定期間形成ON狀態。預定電位是擠壓 前述前置緩衝器之動作電流之方向的電壓，也就是擠壓前 述電流源之方向的電壓，例如電路的接地電壓。可使電源 投入時的輸入緩衝器之輸入段的位準更爲穩定化，並且使 輸出緩衝器之輸出段的過激抑制或緩和效果更爲提升。 就本發明之其他具體形態而言，前述控制電路又會在 前述預定期間經過後，將前述輸出緩衝器從高輸出阻抗狀 態控制成低輸出阻抗狀態。藉由在電源投入時使前述輸出 緩衝器形成高輸出阻抗狀態，可使輸出緩衝器之輸出段的 過激抑制或緩和效果更爲提升。本身的消耗電力也會變 /J/" 〇 (2 )根據本發明之其他觀點，就電源投入時的限制 位置而言，除了輸出緩衝器的輸出端子及電壓產生電路的 輸出以外，亦可爲構成電壓產生電路的基準電壓產生電路 的輸出段，換言之亦可爲接受基準電壓而輸出第2電壓的 前置緩衝器的輸入段。藉此，電源投入時，可使前置緩衝 器的輸出段穩定化，結果便可在輸出緩衝器輸出段當中抑 制或緩和過激。 (3 )就共通附加在上述兩項發明的技術性手段而 -9- 200527175 (6) 言，構成前述內部電壓產生電路的Μ Ο S電晶體爲高耐壓 Μ 〇 S電晶體，構成前述內部電路的μ 0 S電晶體爲低耐壓 MOS電晶體。換言之，構成前述內部電壓產生電路的 M〇S電晶體具有第]膜厚的閘極氧化膜，構成前述內部電 路的MOS電晶體具有比前述第1膜厚還要薄的第2膜厚 的閘極氧化膜。主荽，內部電壓產生電路爲降壓電路。與 外部連接的部分是利用外部電壓（V ex t )驅動，俾使其與 外部系統具有互換性，內部則是利用適合進行微細化·高 積體化·低電力化的元件之動作的第3電壓（V i n t )驅 動。在此，高耐壓Μ 〇 S電晶體、低耐壓Μ 0 S電晶體的元 件之耐壓都是相對於額定電壓只有數1 0 %。尤其，高耐壓 MO S電晶體的閘極氧化膜厚度很厚，最小Lg很大，因此 爲了獲得相同的輸出電流，構成內部電壓產生電路的Μ 0 S 電晶體的寄生電容會變大。電源上升時的耦合雜訊將與外 部電壓（V ex t )成正比。內部電路的耐壓由於與第3電壓 (Vint )成正比，因此外部電壓（Vext )與第 3電壓 (V i n t )的比越大，過激的問題就會越大。由於低耐壓 Μ Ο S電晶體的氧化膜壓很薄，所以有會因爲降壓電路的過 激而引起半導體積體電路破壞或可靠性降低的問題。 則述控制電路是應答前述第1電壓之投入而指示供電 復位的供電復位電路。此時，前述預定期間是比復位期間 短的期間。 就具體的形態而言，前述內部電路例如包含中央處理 裝置及記憶體，半導體積體電路是以微電腦等而實現。 -10 - 200527175 (7) 再者，就其他具體形態而言，前述內部電路具有例如 使選擇端子連接於字線，使資料端子連接於位元線的複數 個非揮發性記憶單元；以及對位址訊號進行解碼而選擇記 憶單元的位址解碼器，半導體積體電路是以快閃記憶體中 爲代表之可重寫的非揮發性記憶體L S I而實現。 〔發明之效果〕 若要簡單說明可藉由本申請案所揭示的發明當中代表 性者而獲得的效果，則如以下所述。 亦即’在搭載於半導體積體電路的電壓產生電路當 中’不會使晶片佔有面積增大，而可抑制或緩和電源投入 時之過激。 在搭載於半導體積體電路的電壓產生電路當中，貫通 ®流不會增大，而可抑制或緩和電源投入時之過激。 在搭載於半導體積體電路的電壓產生電路當中，電源 ίδ A後的輸出電壓的靜定不需耗費太長的時間，而可抑制 或緩和電源投入時之過激。 【實施方式】 第1匱I是以內部電壓產生電路爲主體而例示出本發明 之半導體積體電路。在該圖所示的半導體積體電路1是代 表性顯示出內部電壓產生電路2以及從前述內部電壓產生 :路2接受動作電源之供應而動作的內部電路3。在內部 電:路3是以負載等效顯示出電阻及電容。半導體積體電路 -11 - 200527175 (8) 1是藉由互補型Μ 0 S積體電路製造技術等而形成在例如單 結晶砂之類的一個半導體基板上。 前述內部電壓產生電路2具有··從作爲自半導體積體 電路外部所供應的第1電壓之外部電壓V e X t產生作爲第2 電壓之參照電壓V r e f的電壓產生電路1 〇 ;以及作爲依前 述參照電壓V r e f產生作爲第3電壓之內部電壓v丨n t的輸 出緩衝器的主緩衝器（Μ B U F ) 1 1。前述內部電壓v i n t是 以動作電源供應至則述內部電路3。在此，前述電壓產生 電路10具有：從前述外部電壓Vext產生基準電壓Vbgr 的基準電壓產生電路（BGR) 12;以及接受前述基準電壓 Vbgr而產生前述參照電壓Vref的前置緩衝器（PbuF ) 1 3。前置緩衝器1 3是於電流源電晶體（未圖示）接受從 基準電壓產生電路12所輸出的偏壓電壓Bbias而形成其 動作電流。另外，在此是由前述前置緩衝器1 3及主緩衝 器11構成串聯調節器。 投入外部電壓V e X t時，爲了緩和內部電壓v i n t之過 激，可設置第1開關1 5、第2開關1 6及作爲控制電路的 供電復位定序器（POR定序器）]7。前述第1開關]5可 將前述內部電壓Vint的輸出節點導通成預定電位，例如 電路的接地電壓V S S。前述第1開關1 5是以控制訊號 P B — E N B L的反轉訊號作爲輸入，可將反轉訊號在η丨位準 期間限制於a側，並且導通成預定電位，例如電路的接地 電壓 V S S。另外，當控制訊號Ρ Β —ΕΝ B L的反轉訊號變成 低位準時就會切換至b側。前述第2開關1 6可將前述基 - 12 - 200527175 (9) 準電壓 Vbgr的輸出節點導通成預定電位，例如電路 地電壓V S S。前述第2開關1 6是以控制訊號pr stn作 入訊號，可將控制訊號prstn在高位準期間切換至a 並且導通成預定電位，例如電路的接地電壓 V S S。另 當控制訊號p r s t η變成低位準時就會切換至b側。前 關1 5、1 6是例如由n通道型M0S電晶體構成。前述 定序器1 7是應答外部電壓 Vext之投入，利用控制 P B _EN B L的反轉訊號，使前述第1開關1 5於預定期 成ON狀態，同時利用控制訊號prstn將前述第2開丨 於預定期間控制成ON狀態。前述P OR定序器1 7的 方式是還會利用控制訊號prstn，僅於前述預定期間 準電壓產生電路1 2指示開始動作，利用控制 PB_ENBL於前述預定期間經過後可進行前置緩衝器】 輸出動作，並且利用控制訊號MB_ENBL於前述預定 經過後，將主緩衝器1 1從高輸出阻抗狀態切換成低 阻抗狀態而可進行輸出動作。 第2圖顯示基準電壓產生電路]2之一例。該圖 的電路是衛得勒（Widlar )型能帶隙（band gap )基 壓產生電路。MP1至MP6爲p通道型MOS電晶體， 至MN3爲η通道型MOS電晶體，R1及R2爲電阻元 D 1至D 3爲二極體。 MOS電晶體ΜΡ1至MP3分別爲電流源，使MOS 體ΜΡ1、MP3、ΜΡ6的閘極共通連接於MOS電晶體 的閘極·汲極，藉此構成電流鏡電路，在穩定狀態下 的接 爲輸 側， 外， 述開 POR 訊號 間形 1 16 控制 對基 訊號 3的 期間 輸出 所示 準電 ΜΝ 1 件， 電晶 ΜΡ2 ，於 -13- 200527175 (10) Μ〇S電晶體Μ P 1至Μ P 3及Μ P 6分別有相等的電流11流 通。MOS電晶體MN1、MP2、MP3、MN2所構成的電流源 的電路，除了電流値爲所希望的値I 1以外，在意料之外 的0安培（電流0 )也有穩定點，因此需要可在啓動時從 電流0脫出的電路。與MOS電晶體MN2及MP3的共通汲 極串聯的MOS電晶體MP4、MP5是構成啓始電路（啓動 電路）20，投入外部電源Vext時，控制訊號prstn會形成 高位準而供應電流12，使電流容易開始在 Μ 0 S電晶體 ΜΡ2的電流路徑流動。前述二極體D2的接合面積爲二極 體Dl、D3之接合面積的η倍。藉由使ΜΝ1、ΜΝ2的電流 密度設定成相同密度，MOS電晶體ΜΝ 1與ΜΝ2的源極電 壓就會相等，因此二極體D3與D2之陽極·陰極間電壓 的差是以電阻 R2之兩端的電位差來表現。二極體的陽 極·陰極間電壓具有負的溫度特性，電阻元件R 1、R 2的 電阻具有正的溫度特性。爲了消除雙方的溫度特性，藉由 決定二極體D2與D1之尺寸比以及電阻元件R1與R2的 電阻比，在ΜΌ S電晶體ΜΡ 1的汲極便可獲得不會因爲溫 度及電源電壓V e X t而變動的基準電壓V b g r。而且，在前 述Μ Ο S電晶體Μ N 3的閘極·汲極可形成用來產生經過某 程度一定化之電流的偏壓電壓Vbi as。 基準電壓產生電路I 2是如前所述，投入外部電壓 V e X t時，由於啓始電路2 0的Μ 0 S電晶體Μ P 5會因爲控 制訊號ρ 1· s t η形成Ο Ν狀態而啓動，因此Μ Ο S電晶體Μ Ν 2 的汲極電壓會上升。隨之，基準電壓V b gr會比平常（電 -14 - 200527175 (11) 源Vext穩定後之MOS電晶體MP5爲OFF的狀態）還要 上升。但是，投入外部電壓Vext時，基準電壓Vbgr的輸 出端子會由前述第2開關1 6導通成電路的接地電壓V S S 而受到下拉，因此即使啓始電路20動作，基準電壓Vbgr 的位準也不會變高。使控制訊號Prstn形成低位準而關閉 啓始電路20之後，基準電壓Vbgr就會回到通常的規定位 準。 第 3圖顯示前置緩衝器1 3之一例。第3圖當中， MP11至MP14是p通道型MOS電晶體，MN11至MN13 是η通道型MOS電晶體，C1】是電容元件，Rll、R12是 電阻元件。 前置緩衝器1 3是由以下構件構成：由作爲電流鏡負 載的 MOS電晶體 ΜΡ1 1、ΜΡ12、作爲差動輸入元件的 Μ 0 S電晶體ΜΝ 1 1、ΜΝ 1 2、以及作爲恆流元件的Μ Ο S電 晶體 ΜΝ 1 3所形成的差動放大電路；由.Μ 0 S電晶體 Μ Ρ 1 3、電阻元件R 1 1、R 1 2及電容元件C 1 1所形成的輸出 段電路；以及作爲輸出段之致能（e n a b 1 e )開關的Μ Ο S電 晶體ΜΡ】4。在MOS電晶體ΜΝ13的閘極是供應前述偏壓 電壓Vbias。在MOS電晶體MP14的閘極是供應前述致能 訊號PB_ENBL。在本身爲一方之差動輸入的MOS電晶體 MN1 ]的閘極是供應基準電壓Vbgr，在本身爲另一方之差 動輸入的Μ 0 S電晶體MN ] 2的閘極則是回授連接電阻元 件R 1 ]及R 1 2的連接節點。 前置緩衝器]3是構成負回授放大電路，前述差動放 -15- 200527175 (12) 大電路是作爲電壓隨耦電路，使M〇S電晶體MN12的閘 極電位與基準電壓Vbgr相等而動作。藉由此差動放大電 路的動作，形成 V b g r X ( R 1 ] + R ] 2 ) / R 1 2的參照電位 Vref。 投入外部電源 V ext時，經過前述預定期間之前，由 於控制訊號PB — ENBL，MOS電晶體MP14是形成ON狀 態，並切斷Μ Ο S電晶體Μ P 1 3。如果不進行這種切斷控制 (如果不設置Μ〇S電晶體Μ Ρ 1 4 )，則電源投入時的Μ Ο S 電晶體Μ Ρ 1 3的閘極電位就會變成中間電位，因此該μ Ο S 電晶體Μ Ρ 1 3會變成導通狀態，並形成經由此μ Ο S電晶體 ΜΡ 1 3，對於參照電位Vref的輸出端子流出電流的狀態。 此輸出電流雖可藉由差動放大電路的動作而得到抑制，但 在電源啓動時，回授電壓相對於Μ Ο S電晶體Μ Ρ 1 3之閘極 的延遲較大，利用 Μ 0 S電晶體Μ Ν ] 3進行的電流之抑制 會較慢，以致參照電位Vref有可能過激。關於這點，第3 圖的電路當中，投入外部電源Vext時會切斷MOS電晶體 MP13，而且參照電壓Vref的輸出端子會由前述第丨開關 ]5導通成電路的接地電壓 v S S而受到下拉，除此之外， 基準電壓 V b gr也會受到抑制而不會變高，因此參照電壓 V ref的位準會被抑制得較低。 第4圖例示前置緩衝器].3的負載驅動特性。前置緩 衝器1 3的驅動力可以遠比起主緩衝器1 1的驅動力還小。 例如，只要有第4圖所例示的負載驅動能力即可。因此， 構成用來將前置緩衝器]3之輸出限制在電路之接地電壓 -16- 200527175 (13) V S S的開關1 5的Μ 0 S電晶體的尺寸，只要遠比想利用下 拉式Μ 0 S電晶體限制主緩衝器 Π之輸出的情況還小即 可。關於限制前述BGR12之基準電壓Vbgr的開關]6的 MOS電晶體尺寸也是相同的道理。 此外，主緩衝器1 1必須接近負載，有時會在半導體 積體電路的晶片上分散配置。在此情況下，若要限制主緩 衝器1 1之輸出就必須要有分配限制控制訊號的配線區 域。由於前置緩衝器1 3本身的配置數比主緩衝器1 1少， 因此如果不限制主緩衝器1 1的輸出，就不用考慮關於這 種訊號分配的配線區域增大及驅動時間之參差不齊。 第5圖顯示主緩衝器1 1之一例。第5圖當中，MP 2 1 至MP23爲p通道型MOS.電晶體，MN21至MN27爲η通 道型MOS電晶體，C21爲電容元件。 主緩衝器1 1是由以下構件構成：由作爲電流鏡負載 的Μ Ο S電晶體Μ Ρ 2 1、Μ Ρ 2 2、作爲差動輸入元件的Μ 0 S 電晶體ΜΝ2]、ΜΝ22、以及作爲恆流元件的MOS電晶體 Μ Ν 2 3所形成的差動放大電路；由 Μ 0 S電晶體 Μ Ρ 2 3、 ΜΝ 2 7及電容元件C】所形成的輸出段電路；作爲輸出段之 致能開關的Μ 〇 S電晶體μ Ρ 2 4 ;以及用來形成電流源的 MOS 電晶體 ΜΡ25 至 ΜΡ26、ΜΝ24 至 ΜΝ26。在 MOS 電 晶體ΜΝ2 3、ΜΝ27是以致能訊號mb_ENBL形成高位準爲 條件，鏡映出在Μ 0 S電晶體MN2 6流通的電流。前述致 能訊號MB —ENBL也會供應至m〇S電晶體ΜΡ24的閘極。 在本身爲一方之差動輸入的Μ 0 S電晶體Μ N 2 ]的閘極是 -17 - 200527175 (14) 供應參照電壓 V r e f，在本身爲另一方之差動輸入的μ 0 S 電晶體MN22的閘極則回授連接有內部電壓Vint。 主緩衝器 Π是構成負回授放大電路，前述差動放大 電路是作爲電壓隨耦電路，使MOS電晶體MN22的閘極 電位與參照電壓 Vref相等而動作。藉由此差動放大電路 的動作，可形成與參照電位 Vref相等之位準的內部電壓 Vint。 電源投入時，經過前述預定期間之前，由於控制訊號 MB —ENBL是形成低位準，因此 MOS電晶體 MP23及 MN27會被切斷，主緩衝器1 1會形成高輸出阻抗狀態。如 果在外部電源投入時，主緩衝器1 1是被控制成低輸出阻 抗狀態，則電源投入時的Μ 0 S電晶體Μ P 2 3的閘極電位就 會變成中間電位，因此該MOS電晶體ΜΡ23會形成導通狀 態，並形成經由此MOS電晶體ΜΡ23，對於內部電壓Vint 的輸出端子流出電流的狀態。外部電源投入時，由於差動 放大電路的動作點不同，因此Μ Ο S電晶體MN2 3的控制 較慢。再者，即使該輸出端子的電位變成穩定狀態的電壓 値以上，也由於要使MOS電晶體ΜΝ23形成OFF狀態很 慢，因此內部電壓Vint還是可能會過激。關於這點，第5 圖的電路是在外部電源投入時將控制訊號MB_ENBL控制 成低位準，藉此切斷MOS電晶體MP23及MN27，由於外 部電源投入時的主緩衝器1 1之內部節點不定所導致的內 部電壓 V uit的浮動就可得到抑制。在此期間，外部電壓 V ext就會穩定化。緩衝器]3、Π通常可以動作之前，參 -18- 200527175 (15) 照電壓V r e f的輸入端子會由前述第1開關1 5導通成例如 接地電壓V S S而受到下拉，因此即使主緩衝器U轉變成 低輸出阻抗狀態，也由於內部電壓 Vint的目標位準低， 因此不會已經發生過激，內部電壓Vint會上升。 第6圖例示主緩衝器1 1的負載驅動特性。此圖顯示 例如配置在半導體積體電路內的複數個主緩衝器的合計電 流。主緩衝器1 1由於會將動作電流供應至與內部降壓電 壓 Vint相連的CPU等的內部電路，因此如第6圖所例 示，具有遠比前置緩衝器1 3還要大的電流驅動能力。 第7圖例示控制訊號p r s t η的生成邏輯。第8圖例示 該生成邏輯所產生的控制訊號p r s t η的波形。投入外部電 壓V ext時，節點ND 1的電壓會隨著串聯的電.阻元件R3 1 及電容元件C 3 1的C R時間常數而上升。在此位準到達轉 換器IV3 1的臨界値電壓之前，控制訊號prstn會形成高位 準，使節點N D 1的位準超過前述臨界値電壓，藉此使控 制訊號prstn反轉成低位準。二極體D3 1是爲了在電源遮 斷時放出節點N D 1的電位而設置。 第9圖例示內部電壓產生電路2的動作時序。將外部 電壓Vext投入，使控制訊號prstn反轉成低位準，之前的期 間 Ta設定爲前述預定期間。前述控制訊號PB_EnbL、 M B-ENBL會與前述控制訊號prstn的下降變化同步而轉變 高位準。前述預定期間Ta是比供電復位期間Tb短的期 間’當供電復位解除時，內部電壓Vint便穩定化。 根據第9圖來說明內部電壓產生電路2的全體動作。 -19 - 200527175 (16) 在剛剛投入外部電源V e x t後的供電復位期間T a當中， B G R ] 2之內咅β的電流源的電流會因爲啓動電路2 0之電流 注入而變得比定常値大，因此基準電壓 Vbgr雖想要取得 比定常値大的値，但由於控制訊號P r s t η爲高位準，因此 基準電壓Vbgr的輸出端子是由第2開關1 6限制在接地電 位VSS，基準電壓Vbgr會維持低位準。期間Ta之後，控 制訊號P r s t η會形成低位準，因此啓動電路2 0的電流注入 會停止，使B GR1 2內部的電流源成爲定常値，同時，第2 開關1 6會形成OFF狀態而使限制動作停止，並且使基準 電壓Vbgr上升成定常値。基準電壓Vbgr由於會從低位準 上升，因此可避免基準電壓Vbgr之過激。 外部電源 Vext投入時，前置緩衝器1 3的參照電位 Vref的輸出端子會因爲與電源端子 Vext的電容性耦合 (MP 1 3之源極·汲極間寄生電容所產生的耦合）使參照 電位Vref想要浮動，但由於是藉由第！開關1 5限制在接 地電位，因此不會浮動。在基準電壓 Vbgr爲低位準的狀 態下’使控制訊號PB_ENBL形成高位準而使前置緩衝器 1 3活性化’並卸除藉由第1開關的參照電位Vref之限制 (下拉）。剛完成活性化之後，前置緩衝器1 3的應答較 ’但由於基準電壓 V b g r的位準低，因此也可抑制參照 電位Vref之過激，並縮短從過激的回復時間，因此主緩 衝器Π的啓動不會發生大幅的延遲。 外部電源Vext投入時，主緩衝器1 ].的內部電壓Vint 的輸出端子會因爲與外部電源端子Vext之間的電容性耦 -20- 200527175 (17) 合（MP 23之源極·汲極間寄生電容所產生的耦合）而想 要浮動，但浮動比內部電壓Vint的定常値低。主緩衝器 1 1之動作開始時的參照電位Vref比定常値的電位低。即 使主緩衝器1 1假設過激，也不會超過內部電壓V a nt的規 定値，因此啓動時間不會因此而延長。 第1 0圖例示比較例的內部電壓產生電路，第1 1圖例 示其動作波形。將限制開關（C S W )配置在主緩衝器 (MBUF )的輸出段，能帶隙基準電壓產生電路 (BGR )、前置緩衝器（PBUF )及主緩衝器（MBUF )會 隨著外部電源 Vext的投入而活性化。在此情況下，關於 主緩衝器（Μ B U F )的輸出電壓 V i n t是經由限制開關 (CS W )而受到限制，因此在期間Ta，內部電壓Vint本 身的過激會受到抑制。然而，如第1 1圖所示，基準電壓 Vbgl•及參照電壓 Vref會分別上升，而且會因爲與電源 V e X t的電容性親合而超過規定値因而過激。因此，當利用 限制開關（CS W )的限制卸除時，基準電壓 Vbgr及參照 電壓Vref將會變得過大，因此，內部電壓Vint會過激。 此電路構成當中，內部電壓V i η t從過激回復的時間會在 BGR、PBUF、MBUF的回復時間常數當中最常的時間受到 限制。尤其’基於以低準備電力爲目標等的理由而削減 PBUF或BGR之電流的情況下’基準電壓Vbgr及參照電 壓V r e f從過激回復的期間會變得比本身爲Μ B U F之輸出 的內部電壓Vint長，因此只利用MBUF輸出來限制，效 果會變小 〇 -21 - 200527175 (18) 相對於此，根據以上所說明的第1圖的內部電壓產生 電路2，可獲得以下的作用效果。 (])利用外部電壓V e X ί進行的動作電源之投入時， 由於並不將主緩衝器1 1的輸出端子限制在接地電位 V S S，而是將其前段的前置緩衝器1 3的輸出限制在接地電 壓，因此進行該限制的第1開關1 5的電晶體尺寸只要格 外比主緩衝器1 1之輸出電晶體ΜΡ 2 3的尺寸小即可，並 不會使晶片佔有面積增大。 (2 )外部電源V ext投入時，由於來自前段的輸入而 使各電路的輸出上升時，可藉由利用第1開關1 5的主緩 衝器1 1輸入段的限制動作來抑制主緩衝器1 1之輸出的上 升，因此即使因爲主緩衝器1 1的輸出與電源V e X t之間的 電容性耦合，以致對於主緩衝器11的輸出造成電源上升 的影響，也不至於過激。因此可抑制或緩和作爲內部電路 3之動作電源的內部電壓Vint之過激。 (3 )由於不需要用來將主緩衝器1 1之輸出端子限制 在預定電位V S S的大型電晶體尺寸的開關，因此投入外部 電源Vext時，在電壓產生電路2當中不會使貫通電流增 大，而且外部電源 V ext投入後之輸出電壓的靜定不會耗 費太長的時間。 (4 )對於前置緩衝器1 3的輸入段也是與輸出緩衝器 Π的輸入段同樣藉由採取利用第2開關1 6進行限制的措 施，便可使外部電源V ext投入時的主緩衝器1 1之輸入段 的位準更爲穩定化，並且使主緩衝器 Π之輸出段的過激 -22- 200527175 (19) 抑制或緩和效果提升。 (5 ) POR定序器1 7又會在前述預定期間Ta經過後 將主緩衝器1 1從高輸出阻抗狀態控制成低輸出阻抗狀 態。藉由在投入外部電源V e X t時使前述主緩衝器1 1彤成 高輸出阻抗狀態，可使主緩衝器 U之輸出段的過激抑制 或緩和的效果更爲提升，而且對於低消耗電力也有幫助。 第12圖顯示內部電壓產生電路的其他例子。與第1 圖的相異點是停止利用控制訊號PB_ENBL之前置緩衝器 1 3的活性化控制，並刪除第1開關1 5這點不同。其他構 成皆與第1圖相同。 第1 3圖顯示第1 2圖之內部電壓產生電路的動作波 形。外部電源Vext投入時，控制訊、號prstn會形成高位準 使啓始電路20動作，但由於基準電壓Vbgl•的輸出端子會 因爲第2開關1 6而朝向接地電壓V S S受到限制，因此不 會過激。剛剛投入外部電源V e X t之後，由於與外部電源 V e X t的電容性耦合，作爲限制非對象的參照電位v r e f及 內部電壓v i n t的輸出端子會有某程度的浮動。藉由將期 間T a設定爲參照電位V r e f充分靜定所需的較長時間，則 只要在該期間Ta之後使控制訊號prstn形成低位準，就會 依基準電壓V b g r、參照電壓V 1· e f的順序上升。主緩衝器 ]1之動作開始時的參照電壓Vref由於比定常値低，因此 即使主緩衝器1 1過激，位準低也無所謂。藉由延長如Ta 的啓動時間，就不會產生對於第1圖進行構成簡化而導致 的可靠性降低的問題。 -23- 200527175 (20) 第]4圖顯示內部電壓產生電路的又其他例子。 圖的相異點是刪除了第2開關1 6這點。其他構成皆 圖相同。即使如此，仍可獲得在第1圖所說明的外 V e X t投入時，利用開關1 5將電壓V i n t朝向接地電 加以限制所獲得的效果。 第1 5圖顯示內部電壓產生電路的又其他例子 1 2圖的相異點是將與第2開關1 6同等的第3開關 置在偏壓電壓V b i a s側。前述第3開關1 6 A是以控 prstn爲輸入訊號，在控制訊號prstn爲高位準的期 換至a側，並且可導通成預定電位，例如電路的接 VSS。另外，當控制訊號prstn變成低位準時就會切 俱IJ。投入外部電壓 Vext時將偏壓電壓Vbih '朝向 位 V S S加以限制時，實際上差動放大器（第： MP11、MP12、MN11、MN12 及 MN13 所構成的差 器）爲非活性狀態，因此可抑制參照電位 Vref的 藉此便可獲得與第1 2圖大致相同的效果。 第 1 6圖顯示內部電壓產生電路的又其他例子 14圖的相異點是停止利用控制訊號PB_ENBL之前 器1 3的活性化控制這點。是僅進行參照電壓Vref 的情況。在前置緩衝器的應答較慢的情況下’即使 可獲得與第1 4圖大致相同的效果。 第1 7圖顯示內部電壓產生電路的又其他例子 使第1圖的構成一般化，使前置緩衝器（PBUF ) 段數一般化成爲2以上的段數。MBUF是與主緩須 與第] 卜與第1 部電壓 壓VSS 。與第 1 6 A酉己 制訊號 間會切 地電壓 換至b 接地電 3 圖的 動放大 過激。 。與第 置緩衝 之限制 如此也 。這是 的串聯 Ϊ器]] - 24- 200527175 (21) 相同的主緩衝器，PBUF是與前置緩衝器1 3相同的前置緩 衝器，CSW是限制用開關，ΕΝ_0至EN_n是緩衝器的致 能訊號。B G R是與基準電壓產生電路1 2相同的能帶隙基 準電壓產生電路。 第1 8圖顯示內部電壓產生電路的又其他例子。該圖 所示的內部電壓產生電路 2是生成複數種內部電壓 Vint 1、Vint2、Vint3。在晶片內的配線有電壓下降的問題 時，有時會將主緩衝器（MB UF )分散在晶片上而設置複 數個，並且形成可因應內部電壓系統爲複數系統時等的構 成。例如對於類比系統、邏輯電路系統、通訊系統或是備 用控制系統等複數個系統分別生成特有的內部電壓 V i n t 1、V i n t 2、V i n t 3。 設置兩個前置緩衝器1 3 A、1 3 C，並且設置可將各自 所輸出的參照電位 Vref 1、Vref2朝向接地電位VSS方向 加以限制的兩個第1開關1 5 A、1 5 B，並配置5個主緩衝 器]lAa 至 IlAc、11B、11C。SEL1 至 SEL3 是開關 15A 至1 5 C的選擇訊號，是以高位準指示限制。b G R】2具有與 第]圖相同的構成。選擇訊號SELL至SEL3及控制訊號 prstn是由POR定序器]7A所生成。 第19圖顯示POR定序器17A之一例。訊號產生邏輯 是適用單擊脈衝產生技術，該技術與第7圖所說明同樣是 使用CR時間常數。以下說明利用p〇R定序器丨7A所產生 的電壓產生動作。主緩衝器之電源投入時是使開關I 5 a、
]5 B倒向接地電位V S S側，然後將前置緩衝器]3 a、] 3 C -25- 200527175 (22) 的輸出朝向接地電位V S S加以限制，以避免引起內部電壓 Vint 1、Vint2、Vint3的過激。剛剛投入外部電壓Vext後 是使控制訊號P r s t η形成高位準，開關1 6也會倒向接地電 位V S S側，使基準電壓V b g r朝向接地電壓V S S而受到限 制。經過一定時間之後，以不同的順序，使訊號prstn形 成低位準，並且使開關1 5 A、1 5 B形成0 F F狀態而卸除限 制。再稍微等待，最後使開關1 6形成OFF狀態而卸除限 制。輸入的基準側一直到最後皆爲限制狀態，因此對於啓 動時之Vint 1至Vint3的過激抑制作用的可靠性高。 第2 0圖顯示基準電壓產生電路1 2的其他例子。該圖 所示的電路是利用臨界値電壓差而生成基準電壓 Vbgr。 將縮短了汲極及源極的增強（E n h a n c e m e n t ):型N Μ 0 S電 晶體 EMI、ΕΜ2串聯連接，並由減壓（Depression)型 Ν Μ Ο S電晶體D Μ 1、D Μ 2的源極隨耦接收。節點N 2的電 壓 V(N2)就成爲 V(N2) =2· (VgsE-VgsD) 。將此以 兩倍的放大器接收，就會成爲基準電壓輸出 VGBR = 4· (V g s E - V g s D )。藉由使 E M S、E Μ 2、D Μ 1、D Μ 2 的電流 密度形成相同密度，並且使動作點爲臨界 (subthreshold )區域或飽和區域，則增強型與減壓型的 Vgs的差能以VgsE-VgsD □ VthE-VthD，也就是以增強型與 減壓型的 Vth差近似，且可獲得僅由基準電壓輸出 VBGR = 4 · ( VthE-VthD )與Vth差之控制所決定的一定電 壓。圖面中，減壓型M0S電晶體EMI、EM2實際上可依 製程的不同藉由修正來選擇其尺寸，並且調整溫度特性及 -26- 200527175 (23) 輸出電壓。 第21圖顯示基準電壓產生電路12的又其他 是在二極體D η及恆流源I n的串聯節點，使輸7 寸不均衡，然後使在旁支具有溫度特性之利益一 隨耦A C 1至A C η串聯連接。二極體的陽極·陰 具有負的溫度特性，具有本身具有溫度特性之旁 隨耦AC 1至ACn具有正的溫度特性。位了消除 度特性而由選擇器S ELT選擇電流源電路的輸出 SELT的輸出是經由電壓隨耦放大器AMP以基準彳 輸出。 第22圖例示p通道型的低耐壓MOS電晶體 造，第2 3圖例示p通道型的高耐壓Μ Ο S電晶體 造。各圖當中，Ρ-sub爲ρ型半導體基板，NISO 型的 ISO ( silicon on insulating substrate)基板 爲n型井區域，SGi爲通道擋塊，SRC爲p型源 域，D RN爲p型汲極擴散區域，Ο X爲閘極氧化g 多結晶矽閘極，CHL爲通道區域，MO、Ml爲鋁 2 2圖的低耐壓Μ Ο S電晶體之鬧極氧化i吴Ο X的 如3.2奈米（n m )。另一方面，第2 3圖的高耐歷 晶體之閘極氧化膜〇 X的厚度爲例如7 · 5奈米（】 成前述內部電壓產生電路2等的MOS電晶體 M:OS電晶體，構成前述內部電路3的MOS電晶 壓Μ 0 S電晶體。尤其，高耐壓M. 〇 S電晶體的閘 除了厚之外，爲獲得耐壓的最小LS很大，因此 例子。其 、MOS 尺 倍的電壓 極間電壓 支的電壓 雙方的溫 。選擇器 電壓Vbgr 的元件構 的元件構 爲η通道 ，NWELL 極擴散區 I，SG 爲 配線。第 厚度爲例 ! MOS 電 1 m )。構 爲高耐壓 體爲低耐 極氧化膜 爲獲得同 -27- 200527175 (24) --導通電阻的 Lg (閘極長度）及 W (閘極寬度）會變 大，關於這點，構成內部電壓產生電路2的Μ 0 S電晶體 的寄生電容也會變大。此外，圖面雖未顯示，但η通道型 Μ〇S電晶體只要將井區域變成ρ型，將汲極區域及源極區 域變成η型即可。 第2 4圖顯示本發明所適用的微電腦。該圖所示的微 電腦4 1並沒有特別的限制，但其是藉由C Μ 0 S積體電路 製造技術而形成在單結晶矽之類的一個半導體基板（晶 片）上。 微電腦 41具有作爲中央處理裝置的 CPU ( Central Processing Unit ) 42及作爲數位訊號單元的DSP ( Digital signal·, Processor) 4 3，這些是連接於 C P U匯流排 4 4、X 匯流排45及Y匯流排46。在CPU匯流排44連接有快取 存取控制器45、快取記憶體49、由SRAM構成的使用者 記憶體5 0以及記憶體管理單元5 1。在前述X匯流排4 5 及Y匯流46排46則連接有用來儲存CPU42或DSP43所 執行的程式或命令及所需運算對象資料的XY記憶體5 2。 前述快取存取控制器4 8、快取記憶體4 9、使用者記 憶體5 0、記憶體管理單元5 1及XY記憶體5 2是連接於內 部匯流排5 5，在此連接有外部匯流排存取控制用的匯流排 狀態控制器60、PC1匯流排控制器6 1、周邊匯流排控制 器62、直接記憶體存取控制器63及10埠64。週邊匯流 排控制器62是經由周邊匯流排65對於串列通訊介面控制 器（SCI ) 67、英特爾控制器68、實時時脈 69、計時器 -28- 200527175 (25) 排 流 憶 制 連 壓 面 以 示 結 解 89 介 臨 說 界 電 的 閘 線 7 〇及內藏振邊電路7 i進行存取控制。在經由p c丨匯流 介囬（P B I ) 6 1 I連接於p c I匯流排控制器6 1的P C I匯 排7 3連接有省略圖示的快閃記憶體等的非揮發性記 體、同步DRAM等大容量記憶體。在前述匯流排狀態控 器6 0可使外部匯流排介面（e B I ) 6 0 I與外部匯流排7 2 接。 微電腦4 1具有前述內部電壓產生電路2。外部電 V e X t是供應至前述外部匯流排介面6 0 I、P C I匯流排介 6 1 I、I Ο璋6 4及內部電壓產生電路2。其他電路模組是 內部電壓Vint作爲動作電源而動作。 第2 5圖顯示本發明所適用的快閃記憶體。該圖所 的快閃記憶體8 1並沒有特別的限制，但其是形成在單 晶矽等的一個半導體基板上，並且由記憶體陣列8 2、副 碼器8 3、主解碼器8 4、感應閂鎖行8 5、資料閂鎖行8 6 列開關（column switch )行87、週邊電路88及銲墊行 所構成。週邊電路8 8具有電源電路9 1、控制電路9 0及 面電路9 2等。 前述記憶體陣列8 2具有可藉由電性消去及寫入使 界値電壓可逆變更的多數個非揮發性記憶單元M c。本 明書當中所謂的消去是降低非揮發性記憶單元M C的臨 値電壓，所謂寫入是提高非揮發性記億單元的臨界値 壓。非揮發性記憶單元MC具有例如在源極與汲極之間 通道區域上具有各自絕緣的浮動閘極及控制閘極的堆疊 極構造。非揮發性記憶單元M C的控制閘極是連接於字 -29- 200527175 (26) WL、汲極是連接於位元線BL，源極是連接於源極線SL。 字線選擇及利用列開關行8 7的位元線選擇是根據利用對 位址訊號進行解碼的主解碼器8 4及副解碼器8 3所產生的 解碼訊號而進行。在位元線BL是在其一端連接有感應閂 鎖行8 5的感應閂鎖，在另一方連接有資料閂鎖行8 6的資 料閂鎖。藉由讀取動作的字線選擇，從非揮發性記憶單元 讀取的資料是使用資料閂鎖行8 6的資料閂鎖及感應閂鎖 行8 5的感應閂鎖而被檢出，並根據由列開關行8 7所選擇 的位元組或字等的存取單位傳達至介面電路92。消去動作 並沒有特別的限制，但是以字線單位來進行。寫入動作是 使輸入至介面電路9 2的寫入資料經由列開關行8 7而鎖在 感應閂鎖行8 5，並且在感應閂鎖行8 5依已被住鎖的資料 的邏輯値來控制寫入電壓的施加及阻止。 電源電路9 1是利用充電泵電路及串列調節器等而生 成快閃記憶體8 1之消去及寫入所需的高電壓及讀取所需 的字線昇壓電壓等的動作電源。前述串列調節器可適用前 述內部電壓產生電路2。控制電路90是根據從外部輸入的 閃控訊號及指令而進行快閃記憶體8 1的消去、寫入、讀 取的時序控制及動作電源的選擇控制等。銲墊行8 9具有 連接於外部的銲墊及輸入·輸出緩衝器。 以上已根據實施形態具體說明了本發明人所完成的發 明’但本發明並不限定於此’當然可在不脫離其要旨的範 圍當中進行各種變更。 例如，本發明並不限於使用串列調節器的情況，亦可 -30 - 200527175 (27) 使用並聯調節器或轉換調節器、附有開關之電容器 等。串列調節器的輸出電晶體若爲轉換調節器，貝U 換成開關控制電路及處理電力的開關（電晶體） 器、電谷器、二極體、使用電容器的轉換電路，若 開關之電容器調節器則只要置換成開關控制電路 (電晶體）及電容器，就會在電源投入時，利用開 制電路的內部節點朝向使輸出電晶體〇FF的方向 制。外部電源投入時是將基準電壓挪到安全之側 V S S )。或是，初期値可藉由固定在安全側，然後 啓動時給予迴轉率（s I e w r a t e )的限制，而抑制朝 的危險側（例如比動作電壓高的電壓）之過激的發 且，利用開關限制的部位，其過激的影響很大，可 力在回復之時間常數較長的部分，以較少的對策部 應。而且，例如在如第1 8圖具有複數個主緩衝器 下，亦可使各個緩衝器（例如1 1 A a及1 1 A b的 1 1 Aa及1 1 B的組合）積極形成不同的電路而補足特 【圖式簡單說明】 第]圖是以內部電壓產生電路爲主體而例示本 半導體積體電路的電路圖。 第2圖是基準電壓產生電路之一例的電路圖。 第3圖是前置緩衝器之一例的電路圖。 第4圖是例示出前置緩衝器之負載驅動特性 圖。 調節器 只要置 及感應 爲附有 及開關 關將控 加以限 (例如 在電路 向過渡 生。而 藉由注 位來因 的情況 組合或 性。 發明之 的說明 -31 - 200527175 (28) 第5圖是主緩衝器之一例的電路圖。 第6圖是例示出主緩衝器之負載驅動特性的說明圖。 第 7圖是例示出控制訊號 prstn之生成邏輯的電路 圖。 第8圖是由第7圖之邏輯所生成的控制訊號prstn的 波形圖。 第9圖是內部電壓產生電路的動作時序圖。 第1 〇圖是比較例之內部電壓產生電路的電路圖。 第1 1圖是第1 〇圖之比較例的內部電壓產生電路的動 作波形圖。 第1 2圖是內部電壓產生電路之其他例子的電路圖。 第 圖是第12圖之內部電壓產生電路的動作波形 圖。 胃]4圖是內部電壓產生電路之又其他例子的電路' 圖。 ^ ! 5圖是內部電壓產生電路之又其他例子的電路 圖。 胃 1 6圖是內部電壓產生電路之又其他例子的電路 圖。 胃 1 7圖是內部電壓產生電路之又其他例子的電路 圖。 H 1 8圖是內部電壓產生電路之又其他例子的電路 圖。 第]9圖是p 〇 R定序器之一例的邏輯電路圖。 -32- 200527175 (29) 第2 0圖是基準電壓產生電路之其他例子的電路圖。 第 2 1圖是基準電壓產生電路之又其他例子的電路 圖。 第22圖是p通道型低耐壓MOS電晶體的元件構造剖 面圖。 第23圖是p通道型高耐壓MOS電晶體的元件構造剖 面圖。 第24圖是本發明所適用的微電腦的方塊圖。 第2 5圖是本發明所適用的快閃記憶體的方塊圖。 【主要元件符號說明】 * 1〜，半導體積體電路 2內部電壓產生電路 3內部電路 V e X t外部電壓 Vref 参照電壓 1 〇電壓產生電路 V i n t內部電壓 1 1主緩衝器 1 2基準電壓產生電路 V b g r基準電壓 1 3前置緩衝器 V b i a s偏壓電壓 1 5第]開關 -33- 200527175 (30) 1 6第2開關 ]6 A第3開關 1 7供電復位定序器 OX閘極氧化膜 4 1微電腦
42 CPU 52 XY記憶體 8 1快閃記憶體 MC非揮發性記憶單元 B L位元線 WL 字線 8 3，8 4 位址解碼器 -34 -