JP5630836B2 - 突入電流防止回路及び突入電流防止方法 - Google Patents
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Description
[動作の説明]
次に図1−3のタイムチャートを用いて本実施形態の動作について説明する。
前記複数のトランジスタを、順次、非導通状態から導通状態にする制御手段と、
を備えることを特徴とする突入電流防止回路。
前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段を備え、前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。
前記制御手段は、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。
前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段と、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成する手段と、を備え、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。
前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止回路。
当該突入電流防止回路が更に備える制御手段が、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、
更に前記制御手段が、
前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
前記制御手段が、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、
更に前記制御手段が、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成し、
更に前記制御手段が、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。
前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止方法。
ゲートが前記スイッチの何れかに接続され、ソースが全PMOSトランジスタで共通のVDDに接続され、ドレインが全PMOSトランジスタで共通の抵抗及び全PMOSトランジスタで共通の出力端子と接続された、複数のPMOSトランジスタと、
グラウンドと接続された前記抵抗と、
を備え、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をVDDから入力信号へ切り替えることを特徴とする突入電流防止回路。
前記スイッチは、第1の端子をイネーブル信号入力とし、第2の端子を入力信号とし、第3の端子をVDD入力とし、第4の端子を出力としており、該第1の端子の入力がインアクティブであれば該第3の端子と該第4の端子を接続し、該第1の端子の入力がアクティブであれば該第2の端子と該第4の端子を接続することを特徴とする突入電流防止回路。
前記イネーブル信号の入力本数、前記スイッチの個数、及び、PMOSトランジスタの個数はN(2以上の整数)とし、該各イネーブル信号をN個の該スイッチの第1の端子にそれぞれ接続し、該スイッチの第4の端子をそれぞれN個の該PMOSトランジスタのゲートに接続し、N個の該PMOSトランジスタのドレインは共通に接続することを特徴とする突入電流防止回路。
ゲートが前記スイッチの何れかに接続され、ドレインが全NMOSトランジスタで共通のVDDに接続され、ソースが全NMOSトランジスタで共通の抵抗及び全NMOSトランジスタで共通の出力端子と接続された、複数のNMOSトランジスタと、
グラウンドと接続された前記抵抗と、
を備え、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をグラウンド出力から入力信号へ切り替えることを特徴とする突入電流防止回路。
前記スイッチは、第1の端子をイネーブル信号入力とし、第2の端子を入力信号とし、第3の端子をGND出力とし、第4の端子を出力としており、該第1の端子の入力がインアクティブであれば該第3の端子と該第4の端子を接続し、該第1の端子の入力がアクティブであれば該第2の端子と該第4の端子を接続することを特徴とする突入電流防止回路。
前記イネーブル信号の入力本数、前記スイッチの個数、及び、NMOSトランジスタの個数はN(2以上の整数)とし、該各イネーブル信号をN個の該スイッチの第1の端子にそれぞれ接続し、該スイッチの第4の端子をそれぞれN個の該NMOSトランジスタのゲートに接続し、N個の該NMOSトランジスタのソースは共通に接続することを特徴とする突入電流防止回路。
前記イネーブル信号遅延回路は、入力されたイネーブル信号を遅延させながら複数出力することにより、前記突入電流防止回路が備える複数のスイッチに対して順次イネーブル信号をアクティブにし、
前記突入電流防止回路が付記11乃至17の何れか1に記載の突入電流防止回路であることを特徴とするアンプ出力回路。
ゲートが前記スイッチの何れかに接続され、ソースが全PMOSトランジスタで共通のVDDに接続され、ドレインが全PMOSトランジスタで共通の抵抗及び全PMOSトランジスタで共通の出力端子と接続された、複数のPMOSトランジスタと、
グラウンドと接続された前記抵抗と、
を備えた突入電流防止回路が、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をVDDから入力信号へ切り替えることを特徴とする突入電流防止方法。
ゲートが前記スイッチの何れかに接続され、ドレインが全NMOSトランジスタで共通のVDDに接続され、ソースが全NMOSトランジスタで共通の抵抗及び全NMOSトランジスタで共通の出力端子と接続された、複数のNMOSトランジスタと、
グラウンドと接続された前記抵抗と、
を備えた突入電流防止回路が、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をグラウンド出力から入力信号へ切り替えることを特徴とする突入電流防止方法。
2−1〜2−N、602 イネーブル信号
3−1〜3−N、221〜22N、603 2接点スイッチ
4−1〜4−N、604 ゲート
5−1〜5−N、605 PMOS
6、240、606 VDD
7、611、612 抵抗
7−1 第1の端子
7−2 第2の端子
8、251、252、501、613 GND
9、290、608 出力端子
11、607 インダクタ成分
100、200 突入電流防止回路
210 初段アンプ
211〜214 M(MOSトランジスタ)
220 スイッチ群
230 出力トランジスタ群
231〜23N MP(NMOS)
260 遅延回路
261〜26N D(遅延素子)
270 位相補償容量
281 i1定電流源
282 i2定電流源
502 NMOSトランジスタ
503 Vgs
504 Rout
505 Vds
600 電気回路
609 負荷回路
610 容量
Claims (10)
- 出力信号源と出力端子との間に並列に設けられた複数のPMOSトランジスタとして、
ゲートが複数のスイッチの何れかに接続され、ソースが全PMOSトランジスタで共通のVDDに接続され、ドレインが全PMOSトランジスタで共通の抵抗及び全PMOSトランジスタで共通の出力端子と接続された、複数のPMOSトランジスタを備え、
前記複数のPMOSトランジスタを、順次、非導通状態から導通状態にする制御手段として、
イネーブル信号の有無に応じて、入力信号又はVDDの何れかを切り替えて出力する前記複数のスイッチと、
グラウンドと接続された前記抵抗と、
を備え、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をVDDから入力信号へ切り替えることを特徴とする突入電流防止回路。 - 請求項1に記載の突入電流防止回路であって、
前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段を備え、前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。 - 請求項1又は2に記載の突入電流防止回路であって、
前記制御手段は、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。 - 請求項1に記載の突入電流防止回路であって、
前記制御手段は、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成する手段と、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成する手段と、を備え、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止回路。 - 請求項1乃至4の何れか1項に記載の突入電流防止回路であって、
前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止回路。 - 出力信号源と出力端子との間に並列に設けられた複数のPMOSトランジスタとして、
ゲートが複数のスイッチの何れかに接続され、ソースが全PMOSトランジスタで共通のVDDに接続され、ドレインが全PMOSトランジスタで共通の抵抗及び全PMOSトランジスタで共通の出力端子と接続された、複数のPMOSトランジスタを備えた突入電流防止回路の突入電流防止方法において、
当該突入電流防止回路が更に備える制御手段が、
イネーブル信号の有無に応じて、入力信号又はVDDの何れかを切り替えて出力する前記複数のスイッチと、
グラウンドと接続された前記抵抗と、
を備え、
前記制御手段が、
前記各スイッチに接続された複数のイネーブル信号が順次アクティブに切り替わると前記スイッチが出力をVDDから入力信号へ切り替えることにより前記複数のPMOSトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。 - 請求項6に記載の突入電流防止方法であって、
前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、
更に前記制御手段が、
前記複数のイネーブル信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。 - 請求項6又は7に記載の突入電流防止方法であって、
前記制御手段が、複数のトランジスタの制御端子の電圧を制御することにより、前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。 - 請求項6に記載の突入電流防止方法であって、
前記制御手段が、イネーブル信号を基に、異なった遅延時間を有する複数のイネーブル信号を生成し、
更に前記制御手段が、複数のイネーブル信号の各々を基に、複数のトランジスタの各々の制御端子の電圧を制御するための制御信号を生成し、
更に前記制御手段が、複数の制御信号により前記複数のトランジスタを、順次、非導通状態から導通状態にすることを特徴とする突入電流防止方法。 - 請求項6乃至9の何れか1項に記載の突入電流防止方法であって、
前記複数のトランジスタは、ソース接地又はソースフォロワーであることを特徴とする突入電流防止方法。
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