JPS61263325A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61263325A JPS61263325A JP10379385A JP10379385A JPS61263325A JP S61263325 A JPS61263325 A JP S61263325A JP 10379385 A JP10379385 A JP 10379385A JP 10379385 A JP10379385 A JP 10379385A JP S61263325 A JPS61263325 A JP S61263325A
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- misfet
- switch
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術さらにはＤ／Ａ変換回
路（ディジタル・アナログ変換回路）に適用して特に有
効な技術に関し、例えばはしご形Ｄ／Ａ変換器に利用し
て有効な技術に関する。
路（ディジタル・アナログ変換回路）に適用して特に有
効な技術に関し、例えばはしご形Ｄ／Ａ変換器に利用し
て有効な技術に関する。
［背景技術］
バイナリ・コードのディジタル信号をアナログ信号に変
換するＤ／Ａ変換器の一つに５例えば第４図に示すよう
なＲおよび２Ｒの２種類の抵抗とスイッチＳＷ１〜ＳＷ
ｎとにより構成されたいわゆるはしご形Ｄ／Ａ変換器が
ある（［株］オーム社が昭和５６年６月３０日に発行し
た［半導体ハンドブック」第７１５頁参照）。
換するＤ／Ａ変換器の一つに５例えば第４図に示すよう
なＲおよび２Ｒの２種類の抵抗とスイッチＳＷ１〜ＳＷ
ｎとにより構成されたいわゆるはしご形Ｄ／Ａ変換器が
ある（［株］オーム社が昭和５６年６月３０日に発行し
た［半導体ハンドブック」第７１５頁参照）。
上記のようなり／Ａ変換器を半導体集積回路化する場合
、スイッチＳＷ１〜ＳＷｎはＭＩＳＦＥＴ（絶縁ゲート
形電界効果トランジスタ）で構成されることがある。そ
の場合、周知のようにＭＩＳＦＥＴはオン抵抗を有して
おり、そのオン抵抗はＭＩＳＦＥＴの素子寸法が小さく
なるほど大きい、しかるに、数ミリ角の大きさの半導体
チップ上に形成されるＭＩＳＦＥＴの素子の大きさには
限界がある。
、スイッチＳＷ１〜ＳＷｎはＭＩＳＦＥＴ（絶縁ゲート
形電界効果トランジスタ）で構成されることがある。そ
の場合、周知のようにＭＩＳＦＥＴはオン抵抗を有して
おり、そのオン抵抗はＭＩＳＦＥＴの素子寸法が小さく
なるほど大きい、しかるに、数ミリ角の大きさの半導体
チップ上に形成されるＭＩＳＦＥＴの素子の大きさには
限界がある。
そのため、ＭＩＳＦＥＴのオン抵抗によってＤ／Ａ変換
精度が低下するという問題点があった。
精度が低下するという問題点があった。
しかも、スピードを落とさずにＤ／Ａ変換器のビット数
を大きくするほど抵抗Ｒ，２Ｒの抵抗値を小さくしなけ
ればならないため、ＭＩＳＦＥＴのオン抵抗が相対的に
大きくなる。
を大きくするほど抵抗Ｒ，２Ｒの抵抗値を小さくしなけ
ればならないため、ＭＩＳＦＥＴのオン抵抗が相対的に
大きくなる。
しかるに、現在の半導体集積回路の技術では、Ｍ Ｉ
Ｓ ＦＥＴのオン抵抗のプロセスによるばらつきと、抵
抗（拡散抵抗）のばらつきとの間に相関関係がない。そ
のため、上記はしご形Ｄ／Ａ変換器において、ＭＩＳＦ
ＥＴのオン抵抗Ｒｏｎおよびラダー抵抗２Ｒの和と、抵
抗Ｒとの比（Ｒｏｎ＋２Ｒ）／Ｒを一定（２：１）にな
るようにするのは非常に困難である。
Ｓ ＦＥＴのオン抵抗のプロセスによるばらつきと、抵
抗（拡散抵抗）のばらつきとの間に相関関係がない。そ
のため、上記はしご形Ｄ／Ａ変換器において、ＭＩＳＦ
ＥＴのオン抵抗Ｒｏｎおよびラダー抵抗２Ｒの和と、抵
抗Ｒとの比（Ｒｏｎ＋２Ｒ）／Ｒを一定（２：１）にな
るようにするのは非常に困難である。
しかも、上記の場合、抵抗２Ｒと直列にＭＩＳＦＥＴの
オン抵抗εが接続されたと考えると、そのオン抵抗εが
出力電圧に与える影響はビットごとに異なる。従って、
各スイッチＭＩＳＦＥＴの素子寸法を同じ大きさにして
おくと、各ラダー抵抗２Ｒの抵抗値の相対精度が低下し
てしまうことになる。上記のような問題点があることが
本発明者によって明らかにされた。
オン抵抗εが接続されたと考えると、そのオン抵抗εが
出力電圧に与える影響はビットごとに異なる。従って、
各スイッチＭＩＳＦＥＴの素子寸法を同じ大きさにして
おくと、各ラダー抵抗２Ｒの抵抗値の相対精度が低下し
てしまうことになる。上記のような問題点があることが
本発明者によって明らかにされた。
その結果ｌＭＩＳＦＥＴのオン抵抗が無視できなくなり
、スイッチ素子にＭＩＳＦＥＴを用いたはしご形Ｄ／Ａ
変換器は４ビツトが限界であった。
、スイッチ素子にＭＩＳＦＥＴを用いたはしご形Ｄ／Ａ
変換器は４ビツトが限界であった。
［発明の目的］
この発明の目的は、いわゆるはしご形Ｄ／Ａ変換器の変
換精度を向上させ得るような半導体集積回路技術を提供
することにある。
換精度を向上させ得るような半導体集積回路技術を提供
することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、はしご形Ｄ／Ａ変換器におけるラダー抵抗２
Ｒと直列に接続されるスイッチＭＩＳＦＥＴのオン抵抗
を考慮し、ＭＳＢ側のスイッチからＬＳＢ側のスイッチ
に向かって、しだいにオン抵抗が２倍、４倍、８倍・・
・・２″−１倍となるように各スイッチの素子寸法を決
定してやることにより、スイッチがオン抵抗を有してい
ても各ラダー抵抗の相対的な精度が保たれるようにして
、回路全体としてのＤ／Ａ変換精度を向上させるという
上記目的を達成するものである。
Ｒと直列に接続されるスイッチＭＩＳＦＥＴのオン抵抗
を考慮し、ＭＳＢ側のスイッチからＬＳＢ側のスイッチ
に向かって、しだいにオン抵抗が２倍、４倍、８倍・・
・・２″−１倍となるように各スイッチの素子寸法を決
定してやることにより、スイッチがオン抵抗を有してい
ても各ラダー抵抗の相対的な精度が保たれるようにして
、回路全体としてのＤ／Ａ変換精度を向上させるという
上記目的を達成するものである。
以下図面を用いてこの発明を具体的に説明する。
［実施例コ
第１図は、本発明をはしご形Ｄ／Ａ変換器に適用した場
合の一実施例が示されている。この回路では、第４図に
示すＤ／Ａ変換器のスイッチＳＷ、〜ＳＷｎが、各々一
対のＰチャンネル形ＭＩＳＦＥＴ ＰｉとＮチャンネ
ル形ＭＩＳＦＥＴＮｉで構成されている（ｉ＝１．２．
・・・・ｎ）。
合の一実施例が示されている。この回路では、第４図に
示すＤ／Ａ変換器のスイッチＳＷ、〜ＳＷｎが、各々一
対のＰチャンネル形ＭＩＳＦＥＴ ＰｉとＮチャンネ
ル形ＭＩＳＦＥＴＮｉで構成されている（ｉ＝１．２．
・・・・ｎ）。
上記ＭＩＳＦＥＴ ＰｉとＮｉは、基準電圧Ｖｒｅｆが
印加される基準電圧端子と回路の接地点のような電源電
圧端子間に直列に接続されている。
印加される基準電圧端子と回路の接地点のような電源電
圧端子間に直列に接続されている。
また、ＭＩＳＦＥＴＰｉとＮｆのゲート端子には、バイ
ナリ・コード信号工１〜Ｉｎの対応するビットＩｉが共
通に印加され、ＭＩＳＦＥＴ ＰｉとＮｉとは相対的
にオン、オフ動作されるようになっている。
ナリ・コード信号工１〜Ｉｎの対応するビットＩｉが共
通に印加され、ＭＩＳＦＥＴ ＰｉとＮｉとは相対的
にオン、オフ動作されるようになっている。
上記のように第４図のスイッチＳＷ、〜Ｓ Ｗ ｎを一
対の相補型ＭＩＳＦＥＴＰｉとＮｉとで構成する方式は
、従来から実施されているもので、それ自体は新規な技
術ではない。
対の相補型ＭＩＳＦＥＴＰｉとＮｉとで構成する方式は
、従来から実施されているもので、それ自体は新規な技
術ではない。
しかして、この実施例では、上記各スイッチＭＩＳＦＥ
ＴＰ１〜ＰｎおよびＮ１〜Ｎｎが、ＭＳＢ側のスイッチ
ＭＩＳＦＥＴ Ｐｌ、Ｎ１からＬＳＢ側のスイッチＭ
ＩＳＦＥＴ Ｐｎ、Ｎｎに向かって、各ＭＩＳＦＥＴ
の素子寸法（Ｗ／Ｌ）が、１／２倍、１／４倍、１／８
倍・・・・１／２″−１倍となるように形成されている
。つまり、ＭＩＳＦＥＴ Ｐｉ、ＮｉはそれぞれＭＩＳ
ＦＥＴ Ｐｉ−１，Ｎｉ−１の半分の大きさに形成され
ている。これによって、各ＭＩ ５ＦＥＴ Ｐｌ−Ｐ
ｎ（またはＮ１〜Ｎｎ）のソース・ドレイン間に同一の
電圧が印加された場合、各ＭＩＳＦＥＴ Ｐ１〜Ｐｎ
（またはＮ１〜Ｎｎ）゛のオン抵抗の比は、１：２：４
：・・・・：２ｙ’＋−１になるようにされる。
ＴＰ１〜ＰｎおよびＮ１〜Ｎｎが、ＭＳＢ側のスイッチ
ＭＩＳＦＥＴ Ｐｌ、Ｎ１からＬＳＢ側のスイッチＭ
ＩＳＦＥＴ Ｐｎ、Ｎｎに向かって、各ＭＩＳＦＥＴ
の素子寸法（Ｗ／Ｌ）が、１／２倍、１／４倍、１／８
倍・・・・１／２″−１倍となるように形成されている
。つまり、ＭＩＳＦＥＴ Ｐｉ、ＮｉはそれぞれＭＩＳ
ＦＥＴ Ｐｉ−１，Ｎｉ−１の半分の大きさに形成され
ている。これによって、各ＭＩ ５ＦＥＴ Ｐｌ−Ｐ
ｎ（またはＮ１〜Ｎｎ）のソース・ドレイン間に同一の
電圧が印加された場合、各ＭＩＳＦＥＴ Ｐ１〜Ｐｎ
（またはＮ１〜Ｎｎ）゛のオン抵抗の比は、１：２：４
：・・・・：２ｙ’＋−１になるようにされる。
つまり、ＭＩＳＦＥＴが二極管領域で動作する範囲では
、ソース・ドレイン間電圧の大きさにかかわらずＭＩＳ
ＦＥＴのオン抵抗はほぼ一定になる。
、ソース・ドレイン間電圧の大きさにかかわらずＭＩＳ
ＦＥＴのオン抵抗はほぼ一定になる。
そのため、上記のごとく各Ｍ Ｉ Ｓ ＦＥＴの素子寸
法の比を１ ： １／２ ： １／４・・・・とするこ
とにより、オン抵抗の比は１：２：４：・・・・とする
ことができる。
法の比を１ ： １／２ ： １／４・・・・とするこ
とにより、オン抵抗の比は１：２：４：・・・・とする
ことができる。
さらに、この実施例では、ＬＳＢ側の外側の抵抗２Ｒと
接地点との間にもＮチャンネル形ＭＩＳＦＥＴ Ｎｎ＋
１が接続されている。これは、ＬＳＨの外側の抵抗２Ｒ
にも、その他の抵抗２Ｒと直列に接続されるＭＩＳＦＥ
Ｔのオン抵抗に相当する抵抗を加えてやるためである。
接地点との間にもＮチャンネル形ＭＩＳＦＥＴ Ｎｎ＋
１が接続されている。これは、ＬＳＨの外側の抵抗２Ｒ
にも、その他の抵抗２Ｒと直列に接続されるＭＩＳＦＥ
Ｔのオン抵抗に相当する抵抗を加えてやるためである。
ＭＩＳＦＥＴＮｎ＋１の寸法は、Ｎｎの寸法と同一であ
る。さらに、対になっているＭＩＳＦＥＴＰｉとＮｉは
ＯＮ抵抗を等しくなるよう（Ｗ／Ｌ）ｐ ｉ ： （
Ｗ／ Ｌ ） Ｎ ｉ ＝ １ ／ ｕ ｐ ： １
／ ｕ ｕとする。但し、μｐ、μ８はそれぞれＰ形、
Ｎ形の移動度である。
る。さらに、対になっているＭＩＳＦＥＴＰｉとＮｉは
ＯＮ抵抗を等しくなるよう（Ｗ／Ｌ）ｐ ｉ ： （
Ｗ／ Ｌ ） Ｎ ｉ ＝ １ ／ ｕ ｐ ： １
／ ｕ ｕとする。但し、μｐ、μ８はそれぞれＰ形、
Ｎ形の移動度である。
これによって、第１図に示すＤ／Ａ変換器は、Ｍ Ｉ
Ｓ ＦＥＴのオン抵抗をεで表わすと、第２図に示すよ
うな等価回路で示されることになる。ここで、各スイッ
チＳＷｉと抵抗２Ｒ間に接続されたＭＩＳＦＥＴのオン
抵抗ε１．ε２．・・・・εｎ＋１の抵抗比は、１：２
：４：・・・・２ ｎ−１となっていることはいうまで
もない。
Ｓ ＦＥＴのオン抵抗をεで表わすと、第２図に示すよ
うな等価回路で示されることになる。ここで、各スイッ
チＳＷｉと抵抗２Ｒ間に接続されたＭＩＳＦＥＴのオン
抵抗ε１．ε２．・・・・εｎ＋１の抵抗比は、１：２
：４：・・・・２ ｎ−１となっていることはいうまで
もない。
抵抗２Ｒに接続されるＭＩＳＦＥＴのオン抵抗が上記の
ような関係になるように各ＭＩＳ’ＦＥＴＰ１〜Ｐｎお
よびＭＩＳＦＥＴＮＩ 〜Ｎｎの素子寸法を決定したこ
とにより、スイッチＳＷ１〜ＳＷｎのオン抵抗を無視し
た第４図のＤ／Ａ変換器に比べて、各抵抗（２Ｒ＋εｉ
）間の相対精度が高くなる。その結果、Ｄ／Ａ変換器全
体としてのＤ／Ａ変換精度が向上される。
ような関係になるように各ＭＩＳ’ＦＥＴＰ１〜Ｐｎお
よびＭＩＳＦＥＴＮＩ 〜Ｎｎの素子寸法を決定したこ
とにより、スイッチＳＷ１〜ＳＷｎのオン抵抗を無視し
た第４図のＤ／Ａ変換器に比べて、各抵抗（２Ｒ＋εｉ
）間の相対精度が高くなる。その結果、Ｄ／Ａ変換器全
体としてのＤ／Ａ変換精度が向上される。
各スイッチＭＩＳＦＥＴの素子寸法は、先ず最も大きな
ＭＳＢ側のＭ Ｉ Ｓ ＦＥＴ Ｐｉ 、Ｎｔをチッ
プサイズとの関係において許容される最大の大さきに決
定し、他のＭＩ ５ＦＥＴＰ２ 、Ｎ２・・・・はこの
ＭＩＳＦＥＴＰｌ、Ｎ、の１／２．１／４・・・・１
／ ２ ｎ−１となるように決定してやればよい、この
ようにすることによって、スイッチＭＩＳＦＥＴのオン
抵抗による影響を最小限にしてやることかできる。
ＭＳＢ側のＭ Ｉ Ｓ ＦＥＴ Ｐｉ 、Ｎｔをチッ
プサイズとの関係において許容される最大の大さきに決
定し、他のＭＩ ５ＦＥＴＰ２ 、Ｎ２・・・・はこの
ＭＩＳＦＥＴＰｌ、Ｎ、の１／２．１／４・・・・１
／ ２ ｎ−１となるように決定してやればよい、この
ようにすることによって、スイッチＭＩＳＦＥＴのオン
抵抗による影響を最小限にしてやることかできる。
次に、上記のごとくスイッチＭＩＳＦＥＴＰ１〜Ｐｎお
よびＮ１〜Ｎｎの寸法比を１，１／２゜１／４・・・・
１／２″のように決定したことによりＤ／Ａ変換精度が
向上される理由を、説明を簡単にするため第３図に示す
２ビツトのＤ／Ａ変換回路を例にとって説明する。
よびＮ１〜Ｎｎの寸法比を１，１／２゜１／４・・・・
１／２″のように決定したことによりＤ／Ａ変換精度が
向上される理由を、説明を簡単にするため第３図に示す
２ビツトのＤ／Ａ変換回路を例にとって説明する。
キルヒホッフの法則を用いて第３図の回路の出力Ｖ ｏ
ｕ ｔを求めると、この回路では、スイッチＳＷａ、
ＳＷｂの切換え状態の組合わせにより、出力Ｖ ｏ ｕ
ｔは次のようになる。（ただし、ＳＡ。
ｕ ｔを求めると、この回路では、スイッチＳＷａ、
ＳＷｂの切換え状態の組合わせにより、出力Ｖ ｏ ｕ
ｔは次のようになる。（ただし、ＳＡ。
ＳＲはスイッチがＧＮＤ、Ｖｒｅｆのときそれぞれ０，
１となる数値である。） Ｖｏｕｊ＝（１／２αＳＡ＋１／４β５Ｂ）ＸＶｒｅｆ
ａ＝ （１６ｒ” ＋６（３ｉｓ＋３ε２）ｒ＋２ｉａ
ｉ２） ／ （１６ｒ”＋（５ｓ３＋５ｉ２＋４ｔｌ
）ｒ＋（ｔ３ ｔ２＋ｔ２ ｔｌ ＋ｉｌ （！Ｓ）
）β＝＝ （１６ｒ” ＋４（２ｉ２＋２ｇｌ ）ｒ＋
４ｔ３ ｆｆ１ｉ ） ／ （１６ｒ”＋（５ｉ３＋５
ｔ２＋４ｇｌ ）ｒ＋（ｉ３ ｉ２＋ｔ２１１＋ｔｌ
ｇ３））従って、α＝β＝１であれば出力は理想値と一
致する。そのためには ６（３ε３＋３ε２）＝５ε３＋５ε２＋４ε１＝４（
２ε３＋２ｔ１）２ε３ε２＝εｓｉ＋ε２ε１＋ε１
ｉ３＝４ε３ε１であればよい、これにより ε０：ε１：ｇ２＝１：２：２ の条件を満たす場合に誤差がなくなる。
１となる数値である。） Ｖｏｕｊ＝（１／２αＳＡ＋１／４β５Ｂ）ＸＶｒｅｆ
ａ＝ （１６ｒ” ＋６（３ｉｓ＋３ε２）ｒ＋２ｉａ
ｉ２） ／ （１６ｒ”＋（５ｓ３＋５ｉ２＋４ｔｌ
）ｒ＋（ｔ３ ｔ２＋ｔ２ ｔｌ ＋ｉｌ （！Ｓ）
）β＝＝ （１６ｒ” ＋４（２ｉ２＋２ｇｌ ）ｒ＋
４ｔ３ ｆｆ１ｉ ） ／ （１６ｒ”＋（５ｉ３＋５
ｔ２＋４ｇｌ ）ｒ＋（ｉ３ ｉ２＋ｔ２１１＋ｔｌ
ｇ３））従って、α＝β＝１であれば出力は理想値と一
致する。そのためには ６（３ε３＋３ε２）＝５ε３＋５ε２＋４ε１＝４（
２ε３＋２ｔ１）２ε３ε２＝εｓｉ＋ε２ε１＋ε１
ｉ３＝４ε３ε１であればよい、これにより ε０：ε１：ｇ２＝１：２：２ の条件を満たす場合に誤差がなくなる。
同様の理由からｎビットのＤ／Ａでは
ε１：ε２：εａｓ”εｎ−１：εｎ
＝２ｎ：２″：２２：２３：・・・・２ ｎ −４＝２
ｎ −１とすればよい。
ｎ −１とすればよい。
なお上記実施例では、各スイッチＭＩＳＦＥＴＰ１．Ｎ
、〜Ｐｎ、Ｎｎの素子寸法を、それぞれ１ ： １／２
： １／４・・・・のような比になるように形成する
と説明した。しかしながら、各スイッチＭＩＳＦＥＴの
素子寸法を変えてやる代わりに、最小寸法のＭＩＳＦＥ
Ｔ （実施例ではＰｎ、Ｎｎ）を並列に複数個設けてお
いて、これらを組み合せて使用することによって実質的
なチャンネル幅の比が上記のように１：１／２：１／４
：・・・・になるように各スイッチを構成してもよい、
このようにすれば各スイッチＭＩＳＦＥＴでのばらつき
が一様になるので、素子寸法比の精度が高くなり、回路
全体としてのＤ／Ａ変換精度を向上させることができる
。
、〜Ｐｎ、Ｎｎの素子寸法を、それぞれ１ ： １／２
： １／４・・・・のような比になるように形成する
と説明した。しかしながら、各スイッチＭＩＳＦＥＴの
素子寸法を変えてやる代わりに、最小寸法のＭＩＳＦＥ
Ｔ （実施例ではＰｎ、Ｎｎ）を並列に複数個設けてお
いて、これらを組み合せて使用することによって実質的
なチャンネル幅の比が上記のように１：１／２：１／４
：・・・・になるように各スイッチを構成してもよい、
このようにすれば各スイッチＭＩＳＦＥＴでのばらつき
が一様になるので、素子寸法比の精度が高くなり、回路
全体としてのＤ／Ａ変換精度を向上させることができる
。
また、Ｄ／Ａ変換器全体の構成は、上記実施例（第１図
）に限定されず、例えば上記回路の出力端子に増幅用の
オペアンプを接続した構成であってもよいことは勿論で
ある。
）に限定されず、例えば上記回路の出力端子に増幅用の
オペアンプを接続した構成であってもよいことは勿論で
ある。
さらに、上記実施例ではラダー抵抗２ＲとＲとの抵抗比
が２：１になるようにされているが、出力電圧Ｖｏｕｔ
に最も大きな影響を与えるＭＳＢ側のスイッチＭＩＳＦ
ＥＴＰ１もしくはＮ１のオン抵抗ε１とラダー抵抗２Ｒ
との和（ε１＋２Ｒ）と、抵抗Ｒとの比が２＝１になる
ように、予めラダー抵抗２Ｒの抵抗値を決めておくよう
にしてもよい。
が２：１になるようにされているが、出力電圧Ｖｏｕｔ
に最も大きな影響を与えるＭＳＢ側のスイッチＭＩＳＦ
ＥＴＰ１もしくはＮ１のオン抵抗ε１とラダー抵抗２Ｒ
との和（ε１＋２Ｒ）と、抵抗Ｒとの比が２＝１になる
ように、予めラダー抵抗２Ｒの抵抗値を決めておくよう
にしてもよい。
［効果］
ＭＳＢ側のスイッチからＬＳＢ側のスイッチに向かって
、しだいにオン抵抗が２倍、４倍、８倍・・・・２″−
１倍となるように各スイッチの素子寸法を決定してやる
ようにしたので、スイッチがオン抵抗を有していても各
ラダー抵抗の相対的な精度が保たれるという作用により
、回路全体としてのＤ／Ａ変換精度が向上されるという
効果がある。
、しだいにオン抵抗が２倍、４倍、８倍・・・・２″−
１倍となるように各スイッチの素子寸法を決定してやる
ようにしたので、スイッチがオン抵抗を有していても各
ラダー抵抗の相対的な精度が保たれるという作用により
、回路全体としてのＤ／Ａ変換精度が向上されるという
効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、各ラダー抵抗２Ｒと直列に接続されるスイッチＭＩＳ
ＦＥＴのオン抵抗εｉの抵抗比が１：２：４：・・・・
２″−１となるようにするため、各スイッチＭＩＳＦＥ
ＴＰｘ。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、各ラダー抵抗２Ｒと直列に接続されるスイッチＭＩＳ
ＦＥＴのオン抵抗εｉの抵抗比が１：２：４：・・・・
２″−１となるようにするため、各スイッチＭＩＳＦＥ
ＴＰｘ。
Ｎｌ〜Ｐｎ、Ｎｎの寸法比を１：１／２：１／４：・・
・・１／２″−１となるようにしているが、各ＭＩＳＦ
ＥＴの素子寸法を変える代わりに、チャンネル部へのイ
オン打込み量を各Ｍ Ｉ Ｓ ＦＥＴごとに変える等の
方法によって、オン抵抗の比が１＝２：４：・・・・２
″−１となるようにすることも可能である。また、スイ
ッチはＭＩＳＦＥＴに限定されるものでない。
・・１／２″−１となるようにしているが、各ＭＩＳＦ
ＥＴの素子寸法を変える代わりに、チャンネル部へのイ
オン打込み量を各Ｍ Ｉ Ｓ ＦＥＴごとに変える等の
方法によって、オン抵抗の比が１＝２：４：・・・・２
″−１となるようにすることも可能である。また、スイ
ッチはＭＩＳＦＥＴに限定されるものでない。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるはしご形Ｄ／Ａ変換
回路に適用したものについて説明したが、この発明はそ
れに限定されるものでなく、ラダー抵抗とスイッチとを
備えた半導体集積回路一般に利用することができる。
をその背景となった利用分野であるはしご形Ｄ／Ａ変換
回路に適用したものについて説明したが、この発明はそ
れに限定されるものでなく、ラダー抵抗とスイッチとを
備えた半導体集積回路一般に利用することができる。
第１図は１本発明をはしご形Ｄ／Ａ変換器に適用した場
合の一実施例を示す回路構成図。 第２図は、その等価回路を示す回路説明図、第３図は、
本発明を２ビツトのＤ／Ａ変換器に適用した場合の等価
回路を示す説明図、第４図は、従来のはしご形Ｄ／Ａ変
換器の構成例を示す回路図である。 Ｒ１，２Ｒ・・・・ラダー抵抗、ＳＷＩ 〜５Ｗｎ＝・
・スイッチ、ε１〜εｎ・−・・スイッチＭＩＳＦＥＴ
のオン抵抗。 第 １ 図 第 ２ 図
合の一実施例を示す回路構成図。 第２図は、その等価回路を示す回路説明図、第３図は、
本発明を２ビツトのＤ／Ａ変換器に適用した場合の等価
回路を示す説明図、第４図は、従来のはしご形Ｄ／Ａ変
換器の構成例を示す回路図である。 Ｒ１，２Ｒ・・・・ラダー抵抗、ＳＷＩ 〜５Ｗｎ＝・
・スイッチ、ε１〜εｎ・−・・スイッチＭＩＳＦＥＴ
のオン抵抗。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、ラダー抵抗とそれに接続された複数個のスイッチ素
子とからなるディジタル・アナログ変換回路を備えてな
る半導体集積回路において、上記各スイッチ素子はその
オン抵抗の比が上位側から下位側に向かって１：２：４
：・・・・２＾ｎ＾−＾１となるように形成されてなる
ことを特徴とする半導体集積回路装置。 ２、上記各スイッチ素子が絶縁ゲート型電界効果トラン
ジスタで構成されているとともに、各スイッチ素子は、
その素子寸法の比が下位側から上位側に向かって１：２
：４：・・・・２＾ｎ＾−＾１となるように形成されて
なることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10379385A JPS61263325A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10379385A JPS61263325A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263325A true JPS61263325A (ja) | 1986-11-21 |
Family
ID=14363275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10379385A Pending JPS61263325A (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263325A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287114A (ja) * | 1987-05-19 | 1988-11-24 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| USRE38083E1 (en) | 1994-03-18 | 2003-04-22 | Analog Devices, Inc. | Rail-to-rail DAC drive circuit |
| JP2006165736A (ja) * | 2004-12-03 | 2006-06-22 | Rohm Co Ltd | デジタルアナログ変換器、δς変調型アナログデジタル変換器および移動体通信端末 |
| US7532140B1 (en) | 2003-05-15 | 2009-05-12 | Linear Technology Corporation | Gradient insensitive split-core digital to analog converter |
| CN102590573A (zh) * | 2011-01-17 | 2012-07-18 | 精工电子有限公司 | 电阻分压电路及电压检测电路 |
| JP2013176009A (ja) * | 2012-02-27 | 2013-09-05 | Fujitsu Semiconductor Ltd | Ｄ／ａ変換器 |
| JP2014150319A (ja) * | 2013-01-31 | 2014-08-21 | Fujitsu Semiconductor Ltd | Ｄ／ａ変換器 |
-
1985
- 1985-05-17 JP JP10379385A patent/JPS61263325A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287114A (ja) * | 1987-05-19 | 1988-11-24 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| USRE38083E1 (en) | 1994-03-18 | 2003-04-22 | Analog Devices, Inc. | Rail-to-rail DAC drive circuit |
| US7532140B1 (en) | 2003-05-15 | 2009-05-12 | Linear Technology Corporation | Gradient insensitive split-core digital to analog converter |
| JP2006165736A (ja) * | 2004-12-03 | 2006-06-22 | Rohm Co Ltd | デジタルアナログ変換器、δς変調型アナログデジタル変換器および移動体通信端末 |
| JP4570946B2 (ja) * | 2004-12-03 | 2010-10-27 | ローム株式会社 | デジタルアナログ変換器、δς変調型アナログデジタル変換器および移動体通信端末 |
| CN102590573A (zh) * | 2011-01-17 | 2012-07-18 | 精工电子有限公司 | 电阻分压电路及电压检测电路 |
| JP2012151186A (ja) * | 2011-01-17 | 2012-08-09 | Seiko Instruments Inc | 抵抗分割回路及び電圧検出回路 |
| JP2013176009A (ja) * | 2012-02-27 | 2013-09-05 | Fujitsu Semiconductor Ltd | Ｄ／ａ変換器 |
| JP2014150319A (ja) * | 2013-01-31 | 2014-08-21 | Fujitsu Semiconductor Ltd | Ｄ／ａ変換器 |
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