JP2013176009A - Ｄ／ａ変換器 - Google Patents

Abstract

【課題】面積の増大を抑制すること。
【解決手段】Ｄ／Ａ変換器１０は、６ビットのデジタル入力信号Ｄ５〜Ｄ０に応じた電圧値のアナログ信号ＶＯＵＴを出力する。Ｄ／Ａ変換器１０は、デジタル入力信号Ｄ２〜Ｄ０が供給される第１のＤ／Ａ変換回路１１と、デジタル入力信号Ｄ５〜Ｄ３が供給される第２のＤ／Ａ変換回路１３を有している。第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１３は、バッファ回路１２を介して接続されている。バッファ回路１２は、負帰還されたオペアンプ６０を含み、第１のＤ／Ａ変換回路１１のアナログ信号ＶＡと等しい電圧のアナログ信号ＶＢを出力する。
【選択図】図１

Description

Ｄ／Ａ変換器に関する。

はしご型抵抗網を用いたＲ−２Ｒ型Ｄ／Ａ変換器（Digital to Analog Converter）は、デジタル信号をアナログ信号に変換するＤ／Ａ変換器の１つである。
図２４に示すように、Ｒ−２Ｒ型Ｄ／Ａ変換器は、抵抗網３０１と、デジタル入力信号Ｄ０〜Ｄ２に対応する３つのスイッチ３０２〜３０４を含む。各スイッチ３０２〜３０４は、高電位電圧ＶＤレベルの配線３１１と抵抗網３０１との間に接続されたトランジスタ３０２ａ〜３０４ａと、抵抗網３０１と低電位電圧ＧＮＤレベルの配線３１２との間に接続されたトランジスタ３０２ｂ〜３０４ｂを含む。トランジスタ３０２ａ〜３０４ａ，３０２ｂ〜３０４ｂは、デジタル入力信号Ｄ０〜Ｄ２に応じて、相補的にオンオフする。

Ｒ−２Ｒ型Ｄ／Ａ変換器は、抵抗網３０１に含まれる抵抗素子と各トランジスタ３０２ａ〜３０４ａ，３０２ｂ〜３０４ｂのオン抵抗によって、高電位電圧ＶＤと低電位電圧ＧＮＤの間の電圧差を分圧した電圧値のアナログ信号ＶＯＵＴを出力する。例えば、Ｒ−２Ｒ型Ｄ／Ａ変換器は、図２５に示すように、コード（１０進数）とデジタル入力信号Ｄ２〜Ｄ０に応じた電圧値のアナログ信号ＶＯＵＴを出力する。なお、図２５において、アナログ信号ＶＯＵＴの電圧値は、高電位電圧ＶＤ＝６．４０〔Ｖ〕，低電位電圧ＧＮＤ＝０〔Ｖ〕の場合を示す。コードは、デジタル入力信号Ｄ０〜Ｄ２にて表される２進数を１０進数で表したものである。

Ｄ／Ａ変換器において、分解能を高くするために、多ビットのデジタル入力信号に対応することが求められている。例えば、Ｒ−２Ｒ型Ｄ／Ａ変換器の場合を、図２６に示す。別のＤ／Ａ変換器は、デジタル入力信号の上位ビットに応じた電圧を生成する初段Ｄ／Ａ変換部と、初段Ｄ／Ａ変換部の出力電圧に基づいてデジタル入力信号の下位ビットに応じた電圧を生成する次段Ｄ／Ａ変換部を備える（例えば、特許文献１〜３参照）。

特開２００３−２２４４７７号公報 特開平５−２８４０２８号公報 特公昭６３−６１７０号公報

ところで、図２４に示すＲ−２Ｒ型Ｄ／Ａ変換器において、トランジスタ３０２ａ〜３０４ａ，３０２ｂ〜３０４ｂのサイズは、デジタル入力信号Ｄ０〜Ｄ２に応じて重み付けされている。図２４において、各トランジスタ３０２ａ〜３０４ａ，３０２ｂ〜３０４ｂの横に示した数値は、トランジスタサイズの比を示す。「×１」は１倍、「×２」は２倍、「×４」は４倍を示す。

トランジスタサイズの重み付けは、アナログ信号ＶＯＵＴの直線性の低下を抑制するために行われる。抵抗網３０１に含まれる抵抗素子に流れる電流の値は、設定コード（デジタル入力信号Ｄ０〜Ｄ２）によって変動する。このため、各トランジスタ３０２ａ〜３０４ａ，３０２ｂ〜３０４ｂのオン抵抗値を同一値とすると、抵抗素子に流れる電流によって、各トランジスタ３０２ａ〜３０４ａ，３０２ｂ〜３０４ｂに接続された抵抗素子の端子電圧にバラツキが生じる。この端子電圧のバラツキは、アナログ信号ＶＯＵＴの直線性を低下させる。

このため、Ｒ−２Ｒ型Ｄ／Ａ変換器は、多ビット化に応じてトランジスタの面積が増大する。例えば、図２６に示すように、デジタル入力信号Ｄ３，Ｄ４，Ｄ５に対応するスイッチ３０５〜３０７のトランジスタ３０５ａ〜３０７ａ，３０５ｂ〜３０７ｂの面積は、「×８」，「×１６」，「×３２」となる。即ち、６ビットのＤ／Ａ変換器は、３ビットのＤ／Ａ変換器に含まれるトランジスタと、３ビットのＤ／Ａ変換器に含まれるトランジスタの８倍のサイズのトランジスタを必要とする。つまり、デジタル入力信号のビット数を２倍にすると、Ｄ／Ａ変換器の面積は、２倍よりはるかに大きな倍率の面積となる。

トランジスタの最小サイズは、製造技術（微細化テクノロジ）によって制限される。従って、図２４に示す「×１」のトランジスタのサイズは、製造技術によって制限される最小サイズ以上となる。つまり、各トランジスタのサイズの縮小は、製造技術により制限される。このことは、多ビットのＤ／Ａ変換器において、面積縮小を妨げる要因となる。

本発明の一観点によれば、デジタル入力信号に応じたアナログ信号を生成するＤ／Ａ変換器であって、複数のＤ／Ａ変換回路と、前記複数のＤ／Ａ変換回路の間にそれぞれ接続され、負帰還接続された増幅回路と、を有し、初段の前記Ｄ／Ａ変換回路には前記デジタル入力信号の最下位ビットを含む複数ビットのデジタル入力信号が供給され、他の前記Ｄ／Ａ変換回路には前段の前記Ｄ／Ａ変換回路のデジタル入力信号より上位側のデジタル入力信号が供給され、前記複数のＤ／Ａ変換回路はそれぞれ、対応するデジタル入力信号に応じたＲ−２Ｒラダー型の抵抗網と、前記抵抗網と第１電圧レベルの第１配線との間に接続され、２のべき乗の比率でトランジスタサイズが設定された複数の第１トランジスタと、前記抵抗網と第２電圧レベルの第２配線との間に接続され、２のべき乗の比率でトランジスタサイズが設定され、前記対応するデジタル入力信号に応じて前記複数の第１トランジスタに対してそれぞれ相補的にオンオフする複数の第２トランジスタとを含む。

本発明の一観点によれば、デジタル入力信号の多ビット化に対する面積の増大を抑制することができる。

Ｄ／Ａ変換器の回路図である。 オペアンプの回路図である。 Ｄ／Ａ変換器の動作説明図である。 Ｄ／Ａ変換器の動作説明のための回路図である。 Ｄ／Ａ変換器の動作説明図である。 Ｄ／Ａ変換器の回路図である。 オペアンプの回路図である。 オペアンプの回路図である。 （ａ）（ｂ）はスイッチの回路図である。 Ｄ／Ａ変換器の動作説明図である。 Ｄ／Ａ変換器の回路図である。 オペアンプ及びスイッチの回路図である。 制御信号生成回路の回路図である。 Ｄ／Ａ変換器の動作説明図である。 オペアンプ及びスイッチの回路図である。 オペアンプ及びスイッチの等価回路図である。 オペアンプ及びスイッチの回路図である。 制御信号生成回路の回路図である。 制御信号生成回路の動作説明図である。 スイッチ制御の説明図である。 Ｄ／Ａ変換器の動作説明図である。 オペアンプ及びスイッチの回路図である。 オペアンプの動作特性図である。 従来のＤ／Ａ変換器の回路図である。 従来のＤ／Ａ変換器の動作説明図である。 従来のＤ／Ａ変換器の回路図である。

（第一実施形態）
以下、第一実施形態を図１〜図５に従って説明する。
図１に示すように、Ｄ／Ａ変換器１０は、６ビットのデジタル入力信号Ｄ５〜Ｄ０に応じた電圧値のアナログ信号ＶＯＵＴを出力する。なお、信号Ｄ５は最上位ビット（ＭＳＢ）であり、信号Ｄ０は最下位ビット（ＬＳＢ）である。

Ｄ／Ａ変換器１０は、２つのＤ／Ａ変換回路１１，１３と、バッファ回路１２を有している。
第１のＤ／Ａ変換回路１１は、デジタル入力信号Ｄ５〜Ｄ０のうち、下位３ビットのデジタル入力信号Ｄ２〜Ｄ０に応じて、高電位電圧ＶＤと低電位電圧ＧＮＤの間の電位差を分圧した電圧のアナログ信号ＶＡを出力する。

バッファ回路１２は、第１のＤ／Ａ変換回路１１から出力されるアナログ信号ＶＡと等しい電圧のアナログ信号ＶＢを出力する。
第２のＤ／Ａ変換回路１３は、デジタル入力信号Ｄ５〜Ｄ０のうち、上位３ビットのデジタル入力信号Ｄ５〜Ｄ３に応じて高電位電圧ＶＤと低電位電圧ＧＮＤの間の電位差を分圧した電圧と、バッファ回路１２から出力されるアナログ信号ＶＢ（第１のＤ／Ａ変換回路１１のアナログ信号ＶＡ）の電圧に基づく電圧のアナログ信号ＶＯＵＴを出力する。

第１のＤ／Ａ変換回路１１は、Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換回路であり、抵抗網２０を有している。抵抗網２０は、抵抗２１〜２６を含む。抵抗２１，２２の抵抗値は互いに等しく、所定の抵抗値Ｒに設定されている。抵抗２１，２２は第１抵抗の一例である。抵抗２３〜２６の抵抗値は、抵抗２１，２２の抵抗値Ｒの２倍（２Ｒ）に設定されている。抵抗２３〜２５は第２抵抗の一例、抵抗２６は第３抵抗の一例である。図１において、各抵抗２１〜２６の抵抗値を判りやすくするため、抵抗２１，２２を１つの抵抗シンボルにて示し、抵抗２３〜２６を２つの抵抗シンボルにて示す。なお、抵抗値２Ｒの抵抗２３〜２６を、抵抗値Ｒの抵抗を２つ直列に接続してもよい。

抵抗２１，２２は互いに直列接続されている。抵抗２１，２２の各ノードには抵抗２３〜２６の第１端子が接続されている。詳述すると、抵抗２１の第１端子（図において右側端子）は抵抗２３の第１端子に接続され、抵抗２１の第２端子と抵抗２２の第１端子（図において右側端子）の間のノードは抵抗２４の第１端子に接続され、抵抗２２の第２端子は抵抗２５の第１端子に接続されている。また、抵抗２２の第２端子は抵抗２６の第１端子に接続されている。

抵抗２３〜２６の第２端子はスイッチ３１〜３４にそれぞれ接続されている。
スイッチ３１は、２つのトランジスタ３１ａ，３１ｂを含む。トランジスタ３１ａは例えばＰチャネルＭＯＳトランジスタであり、トランジスタ３１ｂは例えばＮチャネルＭＯＳトランジスタである。トランジスタ３１ａのソース端子は高電位電圧ＶＤレベルの配線１５Ｈに接続され、トランジスタ３１ａのドレイン端子は抵抗２３の第２端子とトランジスタ３１ｂのドレイン端子に接続されている。トランジスタ３１ｂのソース端子は低電位電圧ＧＮＤレベルの配線１５Ｌに接続されている。トランジスタ３１ａのゲート端子はトランジスタ３１ｂのゲート端子とインバータ回路３５の出力端子に接続され、そのインバータ回路３５の入力端子にはデジタル入力信号Ｄ２が供給される。

両トランジスタ３１ａ，３１ｂは、デジタル入力信号Ｄ２の論理レベル（「１」又は「０」）に応じて相補的にオンオフする。トランジスタ３１ａがオンすると、抵抗２３の第２端子に高電位電圧ＶＤが供給され、トランジスタ３１ｂがオンすると、抵抗２３の第２端子に低電位電圧ＧＮＤが供給される。

同様に、スイッチ３２は、配線１５Ｈと配線１５Ｌの間に直列接続された２つのトランジスタ３２ａ，３２ｂを含む。トランジスタ３２ａは例えばＰチャネルＭＯＳトランジスタであり、トランジスタ３２ｂは例えばＮチャネルＭＯＳトランジスタである。両トランジスタ３２ａ，３２ｂのドレイン端子は互いに接続され、その接続点は抵抗２４の第２端子に接続されている。トランジスタ３２ａ，３２ｂのゲート端子は互いに接続され、その接続点はインバータ回路３６の出力端子に接続され、そのインバータ回路３６の入力端子にはデジタル入力信号Ｄ１が供給される。従って、両トランジスタ３２ａ，３２ｂは、デジタル入力信号Ｄ１の論理レベル（「１」又は「０」）に応じて相補的にオンオフする。トランジスタ３２ａがオンすると、抵抗２４の第２端子に高電位電圧ＶＤが供給され、トランジスタ３２ｂがオンすると、抵抗２４の第２端子に低電位電圧ＧＮＤが供給される。

同様に、スイッチ３３は、配線１５Ｈと配線１５Ｌの間に直列接続された２つのトランジスタ３３ａ，３３ｂを含む。トランジスタ３３ａは例えばＰチャネルＭＯＳトランジスタであり、トランジスタ３３ｂは例えばＮチャネルＭＯＳトランジスタである。両トランジスタ３３ａ，３３ｂのドレイン端子は互いに接続され、その接続点は抵抗２５の第２端子に接続されている。トランジスタ３３ａ，３３ｂのゲート端子は互いに接続され、その接続点はインバータ回路３７の出力端子に接続され、そのインバータ回路３７の入力端子にはデジタル入力信号Ｄ０が供給される。従って、両トランジスタ３３ａ，３３ｂは、デジタル入力信号Ｄ０の論理レベル（「１」又は「０」）に応じて相補的にオンオフする。トランジスタ３３ａがオンすると、抵抗２５の第２端子に高電位電圧ＶＤが供給され、トランジスタ３３ｂがオンすると、抵抗２５の第２端子に低電位電圧ＧＮＤが供給される。

抵抗２６の第２端子が接続されたスイッチ３４はトランジスタ３４ｂを含む。トランジスタ３４ｂは例えばＮチャネルＭＯＳトランジスタである。トランジスタ３４ｂのドレイン端子は抵抗２６の第２端子に接続され、ソース端子は配線１５Ｌに接続され、ゲート端子は配線１５Ｈに接続されている。従って、トランジスタ３４ｂはオンし、抵抗２６の第２端子に低電位電圧ＧＮＤが供給される。

Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換回路において、各トランジスタ３１ａ〜３３ａ，３１ｂ〜３４ｂのオン抵抗値は０（ゼロ）〔Ω〕が理想的である。これは、トランジスタを介して配線１５Ｈ，１５Ｌに接続される抵抗の端子電圧が互いに等しいことを理想としているためである。また、Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換回路において、各抵抗２１〜２６に流れる電流量は、設定コード、即ちデジタル入力信号Ｄ２〜Ｄ０の値（「０」または「１」）に応じて変化する。各トランジスタのオン抵抗値が互いに等しい場合、電流量の変化は、抵抗２３〜２６の端子電圧の変動を招く。

このため、各トランジスタ３１ａ〜３３ａ，３１ｂ〜３４ｂのトランジスタサイズは、デジタル入力信号Ｄ２〜Ｄ０に応じて重み付けされている。例えば、トランジスタ３３ａのトランジスタサイズを基準サイズ（×１）とし、この基準サイズに対して、トランジスタ３２ａは２倍（×２）のトランジスタサイズ、トランジスタ３１ａは４倍（×４）のトランジスタサイズに設定されている。同様に、トランジスタ３３ｂのトランジスタサイズ（×１）に対して，トランジスタ３２ｂは２倍（×２）のトランジスタサイズ、トランジスタ３１ｂは４倍（×４）のトランジスタサイズに設定されている。そして、トランジスタ３４ｂのトランジスタサイズは、トランジスタ３３ｂのトランジスタサイズと等しいサイズ（×１）に設定されている。

なお、トランジスタサイズが２倍に設定されたトランジスタ３２ａは、例えば、トランジスタ３３ａと同じサイズに形成され互いに並列に接続された２個のトランジスタとして良い。同様に、トランジスタサイズが４倍に設定されたトランジスタ３１ａは、例えば、トランジスタ３３ａと同じサイズに形成され互いに並列に接続された４個のトランジスタとして良い。同様に、トランジスタサイズが２倍に設定されたトランジスタ３２ｂは、例えば、トランジスタ３３ｂと同じサイズに形成され互いに並列に接続された２個のトランジスタとして良い。また、トランジスタサイズが４倍に設定されたトランジスタ３１ｂは、例えば、トランジスタ３３ｂと同じサイズに形成され互いに並列に接続された４個のトランジスタとして良い。

各スイッチ３１〜３３は、デジタル入力信号Ｄ２〜Ｄ０に応じて、抵抗２３〜２５の第２端子を、高電位電圧ＶＤレベルの配線１５Ｈと低電位電圧ＧＮＤレベルの配線１５Ｌの何れか一方に接続する。これにより、第１のＤ／Ａ変換回路１１は、高電位電圧ＶＤと低電位電圧ＧＮＤの電圧差を、各抵抗２１〜２６の抵抗値と、オンしたトランジスタのオン抵抗値によって分圧した電圧のアナログ信号ＶＡを生成する。

バッファ回路１２は、オペアンプ（演算増幅器）６０を含む。このオペアンプ６０の非反転入力端子は、第１のＤ／Ａ変換回路１１の抵抗網２０に含まれる抵抗２１，２３の間のノード２７（出力ノード）に接続され、アナログ信号ＶＡが供給される。オペアンプ６０は、出力端子と反転入力端子が互いに接続され、電圧フォロワになる。このオペアンプ６０は、信号ＶＡと等しい電圧のアナログ信号ＶＢを出力する。

第２のＤ／Ａ変換回路１３は、第１のＤ／Ａ変換回路１１と同様に、Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換回路であり、抵抗網４０を有している。抵抗網４０は、抵抗４１〜４６を含む。抵抗４１，４２は互いに直列接続されている。抵抗４１，４２は第１抵抗の一例である。抵抗４３〜４５は第２抵抗の一例、抵抗４６は第３抵抗の一例である。抵抗４１，４２の各ノードには抵抗４３〜４６の第１端子が接続されている。詳述すると、抵抗４１の第１端子（図において右側端子）は抵抗４３の第１端子に接続され、抵抗４１の第２端子と抵抗４２の第１端子（図において右側端子）の間のノードは抵抗４４の第１端子に接続され、抵抗４２の第２端子は抵抗４５の第１端子に接続されている。また、抵抗４２の第２端子は抵抗４６の第１端子に接続されている。抵抗４６の第２端子はバッファ回路１２の出力端子（オペアンプ６０の出力端子）に接続されている。

抵抗４３〜４５の第２端子はスイッチ５１〜５３に接続されている。
スイッチ５１は、２つのトランジスタ５１ａ，５１ｂを含む。トランジスタ５１ａは例えばＰチャネルＭＯＳトランジスタであり、トランジスタ５１ｂは例えばＮチャネルＭＯＳトランジスタである。トランジスタ５１ａのソース端子は高電位電圧ＶＤレベルの配線１５Ｈに接続され、トランジスタ５１ａのドレイン端子は抵抗４３の第２端子とトランジスタ５１ｂのドレイン端子に接続されている。トランジスタ５１ｂのソース端子は低電位電圧ＧＮＤレベルの配線１５Ｌに接続されている。トランジスタ５１ａのゲート端子はトランジスタ５１ｂのゲート端子とインバータ回路５５の出力端子に接続され、そのインバータ回路５５の入力端子にはデジタル入力信号Ｄ５が供給される。

両トランジスタ５１ａ，５１ｂは、デジタル入力信号Ｄ５の論理レベル（「１」又は「０」）に応じて相補的にオンオフする。トランジスタ５１ａがオンすると、抵抗４３の第２端子に高電位電圧ＶＤが供給され、トランジスタ５１ｂがオンすると、抵抗４３の第２端子に低電位電圧ＧＮＤが供給される。

同様に、スイッチ５２は、配線１５Ｈと配線１５Ｌの間に直列接続された２つのトランジスタ５２ａ，５２ｂを含む。トランジスタ５２ａは例えばＰチャネルＭＯＳトランジスタであり、トランジスタ５２ｂは例えばＮチャネルＭＯＳトランジスタである。両トランジスタ５２ａ，５２ｂのドレイン端子は互いに接続され、その接続点は抵抗４４の第２端子に接続されている。トランジスタ５２ａ，５２ｂのゲート端子は互いに接続され、その接続点はインバータ回路５６の出力端子に接続され、そのインバータ回路５６の入力端子にはデジタル入力信号Ｄ４が供給される。従って、両トランジスタ５２ａ，５２ｂは、デジタル入力信号Ｄ４の論理レベル（「１」又は「０」）に応じて相補的にオンオフする。トランジスタ５２ａがオンすると、抵抗４４の第２端子に高電位電圧ＶＤが供給され、トランジスタ５２ｂがオンすると、抵抗４４の第２端子に低電位電圧ＧＮＤが供給される。

同様に、スイッチ５３は、配線１５Ｈと配線１５Ｌの間に直列接続された２つのトランジスタ５３ａ，５３ｂを含む。トランジスタ５３ａは例えばＰチャネルＭＯＳトランジスタであり、トランジスタ５３ｂは例えばＮチャネルＭＯＳトランジスタである。両トランジスタ５３ａ，５３ｂのドレイン端子は互いに接続され、その接続点は抵抗４５の第２端子に接続されている。トランジスタ５３ａ，５３ｂのゲート端子は互いに接続され、その接続点はインバータ回路５７の出力端子に接続され、そのインバータ回路５７の入力端子にはデジタル入力信号Ｄ３が供給される。従って、両トランジスタ５３ａ，５３ｂは、デジタル入力信号Ｄ３の論理レベル（「１」又は「０」）に応じて相補的にオンオフする。トランジスタ５３ａがオンすると、抵抗４５の第２端子に高電位電圧ＶＤが供給され、トランジスタ５３ｂがオンすると、抵抗４５の第２端子に低電位電圧ＧＮＤが供給される。

Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換回路において、各トランジスタ５１ａ〜５３ａ，５１ｂ〜５３ｂのオン抵抗値は０（ゼロ）〔［Ω〕が理想的である。これは、トランジスタを介して配線１５Ｈ，１５Ｌに接続される抵抗の端子電圧が互いに等しいことを理想としているためである。また、Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換回路において、各抵抗４１〜４６に流れる電流量は、設定コード、即ちデジタル入力信号Ｄ５〜Ｄ３の値（「０」または「１」）に応じて変化する。各トランジスタのオン抵抗値が互いに等しい場合、電流量の変化は、抵抗４３〜４６の端子電圧の変動を招く。

このため、各トランジスタ５１ａ〜５３ａ，５１ｂ〜５３ｂのトランジスタサイズは、デジタル入力信号Ｄ５〜Ｄ３に応じて重み付けされている。例えば、トランジスタ５３ａのトランジスタサイズを基準サイズ（×１）とし、この基準サイズに対して、トランジスタ５２ａは２倍（×２）のトランジスタサイズ、トランジスタ５１ａは４倍（×４）のトランジスタサイズに設定されている。同様に、トランジスタ５３ｂのトランジスタサイズ（×１）に対して，トランジスタ５２ｂは２倍（×２）のトランジスタサイズ、トランジスタ５１ｂは４倍（×４）のトランジスタサイズに設定されている。

なお、トランジスタサイズが２倍に設定されたトランジスタ５２ａは、例えば、トランジスタ５３ａと同じサイズに形成され互いに並列に接続された２個のトランジスタとして良い。同様に、トランジスタサイズが４倍に設定されたトランジスタ５１ａは、例えば、トランジスタ５３ａと同じサイズに形成され互いに並列に接続された４個のトランジスタとして良い。同様に、トランジスタサイズが２倍に設定されたトランジスタ５２ｂは、例えば、トランジスタ５３ｂと同じサイズに形成され互いに並列に接続された２個のトランジスタとして良い。また、トランジスタサイズが４倍に設定されたトランジスタ５１ｂは、例えば、トランジスタ５３ｂと同じサイズに形成され互いに並列に接続された４個のトランジスタとして良い。

各スイッチ５１〜５３は、デジタル入力信号Ｄ５〜Ｄ３に応じて、抵抗４３〜４５の第２端子を、高電位電圧ＶＤレベルの配線１５Ｈと低電位電圧ＧＮＤレベルの配線１５Ｌの何れか一方に接続する。これにより、第２のＤ／Ａ変換回路１３は、高電位電圧ＶＤと低電位電圧ＧＮＤの電圧差を、各抵抗４１〜４６の抵抗値と、オンしたトランジスタのオン抵抗値によって分圧した電圧を生成する。

バッファ回路１２によって抵抗４６の第２端子に加わるアナログ信号ＶＢは、出力ノード４７にオフセット電圧を生じさせる。このオフセット電圧は、抵抗網４０の構成、即ち第２のＤ／Ａ変換回路１３のデジタル入力信号Ｄ５〜Ｄ３のビット数「３」と、アナログ信号ＶＢに基づく。詳しくは、オフセット電圧は、ビット数を指数とする２のべき乗でアナログ信号ＶＢを除した値と等しい。

次に、オペアンプ６０の構成例を説明する。
図２に示すように、アナログ信号ＶＡは第１差動対のトランジスタ６１のゲート端子に印加され、アナログ信号ＶＢは第１差動対のトランジスタ６２のゲート端子に印加される。トランジスタ６１，６２は例えばＮチャネルＭＯＳトランジスタである。トランジスタ６１，６２のソース端子は互いに接続され、その接続点はトランジスタ６１，６２のバイアス電流を流す電流源６３の第１端子に接続され、電流源６３の第２端子は低電位電圧ＧＮＤレベルの配線７６に接続されている。

また、アナログ信号ＶＡは第２差動対のトランジスタ６４のゲート端子に印加され、アナログ信号ＶＢは第２差動対のトランジスタ６５のゲート端子に印加される。トランジスタ６４，６５は例えばＰチャネルＭＯＳトランジスタである。トランジスタ６４，６５のソース端子は互いに接続され、その接続点はトランジスタ６４，６５のバイアス電流を流す電流源６６の第２端子に接続され、電流源６６の第１端子は高電位電圧ＶＤレベルの配線７７に接続されている。

トランジスタ６１，６２のドレイン端子はトランジスタ６７，６８にそれぞれ接続されている。トランジスタ６７，６８は、例えばＰチャネルＭＯＳトランジスタである。トランジスタ６７のドレイン端子はトランジスタ６１のドレイン端子に接続されて、ソース端子は配線７７に接続されている。さらに、トランジスタ６７のドレイン端子は同トランジスタ６７のゲート端子とトランジスタ６９のゲート端子に接続されている。トランジスタ６９は、例えばＰチャネルＭＯＳトランジスタである。トランジスタ６９のソース端子は配線７７に接続され、ドレイン端子はトランジスタ７１に接続されている。

同様に、トランジスタ６８のドレイン端子はトランジスタ６２のドレイン端子に接続されて、ソース端子は配線７７に接続されている。さらに、トランジスタ６８のドレイン端子は同トランジスタ６８のゲート端子とトランジスタ７０のゲート端子に接続されている。トランジスタ７０は、例えばＰチャネルＭＯＳトランジスタである。トランジスタ７０のソース端子は配線７７に接続され、ドレイン端子はトランジスタ７２に接続されている。

トランジスタ７１，７２は、例えばＮチャネルＭＯＳトランジスタである。トランジスタ７１，７２のソース端子は配線７６に接続されている。トランジスタ７１のドレイン端子はトランジスタ６４のドレイン端子に接続され、トランジスタ７２のドレイン端子はトランジスタ６５のドレイン端子に接続されている。さらに、トランジスタ７２のドレイン端子はトランジスタ７２のゲート端子とトランジスタ７１のゲート端子に接続されている。

トランジスタ７１のドレイン端子は出力段のトランジスタ７３のゲート端子に接続されている。トランジスタ７３は、例えばＮチャネルＭＯＳトランジスタである。トランジスタ７３のソース端子は配線７６に接続され、ドレイン端子は抵抗７４の第２端子に接続され、抵抗７４の第１端子は配線７７に接続されている。そして、抵抗７４とトランジスタ７３の間の出力ノード７５からアナログ信号ＶＢが出力される。

上記のオペアンプ６０は、入出力電圧範囲が電源電圧範囲（低電位電圧ＧＮＤから高電位電圧ＶＤの範囲）である。このオペアンプ６０は、レイル・ツー・レイル(RAIL to RAIL)型オペアンプ回路の一例である。

次に、Ｄ／Ａ変換器１０の作用を説明する。
図４は、３ビットのデジタル入力信号Ｄ２〜Ｄ０に対応するＤ／Ａ変換器の回路を示す。このＤ／Ａ変換器は、抵抗８１〜８６を含む抵抗網を有している。各抵抗８１〜８６は、図１に示す抵抗２１〜２６とそれぞれ同じ抵抗値に設定されている。また、このＤ／Ａ変換器は、デジタル入力信号Ｄ２〜Ｄ０に応じて抵抗８３〜８５の第２端子（図において下側端子）に、高電位電圧ＶＤと低電位電圧ＧＮＤの何れかを供給するためのスイッチ９１〜９３、インバータ回路９５〜９７を有している。スイッチ９１〜９３は、図１に示すスイッチ３１〜３３と同様である。

このＤ／Ａ変換回路において、抵抗８６には電圧源Ｅ１が接続されている。この電圧源Ｅ１は可変電圧源であり、参照電圧Ｖｒｅｆを抵抗８６に供給する。また、この電圧源Ｅ１は、Ｄ／Ａ変換回路に対して十分に低いインピーダンスを有し、参照電圧Ｖｒｅｆの電圧値に変動を生じさせることなく、抵抗８６に対して電流を流入／流出（Sink／Source）するものである。

一例として、参照電圧Ｖｒｅｆを低電位電圧ＧＮＤ（０（ゼロ）Ｖ）とする。このとき、Ｄ／Ａ変換回路は、図２４に示すＤ／Ａ変換器と同様に動作する。従って、アナログ信号ＶＯＵＴは、図２５に示す電圧値となる。

次に、参照電圧Ｖｒｅｆを、高電位電圧ＶＤと低電位電圧ＧＮＤの中間電圧とする。例えば、高電位電圧ＶＤを６．４０〔Ｖ〕、低電位電圧ＧＮＤを０〔Ｖ〕とすると、参照電圧Ｖｒｅｆは３．２０〔Ｖ〕となる。例えば、デジタル入力信号Ｄ２〜Ｄ０の各ビットを［０００］とすると、アナログ信号ＶＯＵＴは０．４０〔Ｖ〕となる。また、デジタル入力信号Ｄ２〜Ｄ０の各ビットを［００１］とすると、アナログ信号ＶＯＵＴは１．２０〔Ｖ〕となる。参照電圧Ｖｒｅｆを０〔Ｖ〕とした時の各電圧値はそれぞれ０〔Ｖ〕，０．８〔Ｖ〕となる。

従って、このＤ／Ａ変換回路は、ビット数「３」を指数とする２のべき乗（２^３）で参照電圧Ｖｒｅｆを除した値をオフセット値（＝Ｖｒｅｆ／８）とする。そして、Ｄ／Ａ変換回路は、デジタル入力信号Ｄ２〜Ｄ０に応じて高電位電圧ＶＤと低電位電圧ＧＮＤの電圧差を分圧した電圧にオフセット値を加えた電圧のアナログ信号ＶＯＵＴを出力する。

アナログ信号ＶＯＵＴは、デジタル入力信号Ｄ２〜Ｄ０の論理値と参照電圧Ｖｒｅｆの組み合わせにより、図５に示すように、１６通りの値を取りうる。つまり、２種類（０〔Ｖ〕，３．２０〔Ｖ〕）の参照電圧Ｖｒｅｆを抵抗８６に印加することにより、Ｄ／Ａ変換回路は、４ビットのデジタル入力信号に対応するアナログ信号ＶＯＵＴを出力する。

図１に示す第１のＤ／Ａ変換回路１１は、３ビットのデジタル入力信号Ｄ２〜Ｄ０に応じて高電位電圧ＶＤと低電位電圧ＧＮＤの間の電圧差を分圧した電圧値のアナログ信号ＶＡを出力する。バッファ回路１２は、第１のＤ／Ａ変換回路１１のアナログ信号ＶＡと等しい電圧の信号ＶＢを出力する。第２のＤ／Ａ変換回路１３は、図４に示すＤ／Ａ変換回路と同様に、抵抗４６にバッファ回路１２のアナログ信号ＶＢが印加される。

従って、第２のＤ／Ａ変換回路１３は、ビット数「３」を指数とする２のべき乗（２^３）でバッファ回路１２のアナログ信号ＶＢ（＝アナログ信号ＶＡ）を除した値をオフセット値（＝ＶＢ／８＝ＶＡ／８）とする。そして、第２のＤ／Ａ変換回路１３は、デジタル入力信号Ｄ５〜Ｄ３に応じて高電位電圧ＶＤと低電位電圧ＧＮＤの電圧差を分圧した電圧にオフセット値を加えた電圧のアナログ信号ＶＯＵＴを出力する。これにより、Ｄ／Ａ変換器１０は、６ビットのデジタル入力信号Ｄ５〜Ｄ０に応じて、高電位電圧ＶＤと低電位電圧ＧＮＤの間の電圧差を分圧した電圧値のアナログ信号ＶＯＵＴを出力する。高電位電圧ＶＤ＝６．４０〔Ｖ〕、低電位電圧ＧＮＤ＝０〔Ｖ〕の場合における、デジタル入力信号Ｄ５〜Ｄ０とアナログ信号ＶＯＵＴの電圧値を、図３に示す。尚、コードはデジタル入力信号Ｄ５〜Ｄ０により示される２進数を１０進数で表わしたものである。

また、第１のＤ／Ａ変換回路１１は、バッファ回路１２の入力端子に接続され、バッファ回路１２の出力端子は第２のＤ／Ａ変換回路１３に接続されている。つまり、６ビットのデジタル入力信号Ｄ５〜Ｄ０に対応するＤ／Ａ変換器１０は、バッファ回路１２により、下位３ビットのデジタル入力信号Ｄ２〜Ｄ０に対応する第１のＤ／Ａ変換回路１１と、上位３ビットのデジタル入力信号Ｄ５〜Ｄ３に対応する第２のＤ／Ａ変換回路１３と分割されている。

バッファ回路１２は、アナログ信号ＶＢが反転入力端子に帰還されたオペアンプ６０、つまり電圧フォロワ回路を含む。このようなバッファ回路１２は、第２のＤ／Ａ変換回路１３に流れる電流によらず、第１のＤ／Ａ変換回路１１のアナログ信号ＶＡの電圧値と等しい電圧値の信号ＶＢを出力する。つまり、第２のＤ／Ａ変換回路１３に流れる電流は、第１のＤ／Ａ変換回路１１に影響を与えない。

従って、第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１３は、互いのトランジスタのサイズに相関関係を持つ必要がない。つまり、第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１３は、それぞれの回路内において、デジタル入力信号に対応するサイズのトランジスタを有していればよい。具体的には、最上位ビットのデジタル入力信号Ｄ５に応答するトランジスタ５１ａ，５１ｂは、第２のＤ／Ａ変換回路１３において最下位ビットとなるデジタル入力信号Ｄ３に応答するトランジスタ５３ａ，５３ｂのサイズの４倍（×４）であれば良く、最下位ビットのデジタル入力信号Ｄ０に応答するトランジスタ３３ａ，３３ｂのサイズの３２倍（×３２，図２６参照）である必要はない。

このように、各Ｄ／Ａ変換回路１１，１３は、それぞれの回路内において、デジタル入力信号に対応するサイズのトランジスタを含む。例えば、第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１３のそれぞれにおいて最下位ビットとなる入力信号Ｄ０，Ｄ３に応答するトランジスタ３３ａ，３３ｂ，５３ａ，５３ｂのトランジスタサイズを、製造プロセスにおいて作成可能な最小サイズとすることができる。すると、第２のＤ／Ａ変換回路１３を形成する領域の面積は、第１のＤ／Ａ変換回路１１を形成する領域の面積と等しくなる。従って、この６ビットのＤ／Ａ変換器１０の面積は、図２６に示すＤ／Ａ変換器の面積よりも小さくなる。

なお、複数のトランジスタ間における特性（オン抵抗値等）の相対精度は、素子面積の平方根の逆数に比例する傾向を示す。従って、トランジスタサイズを大きくすることにより、高い相対精度のトランジスタを得ることが可能となる。従って、第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１３のそれぞれに含まれるトランジスタのサイズを、例えば、製造プロセスにおいて作成可能な最小サイズの２倍としても、図２６に示すＤ／Ａ変換器の面積よりも小さな面積のＤ／Ａ変換器を形成することが可能となる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）Ｄ／Ａ変換器１０は、６ビットのデジタル入力信号Ｄ５〜Ｄ０に応じた電圧値のアナログ信号ＶＯＵＴを出力する。Ｄ／Ａ変換器１０は、デジタル入力信号Ｄ２〜Ｄ０が供給される第１のＤ／Ａ変換回路１１と、デジタル入力信号Ｄ５〜Ｄ３が供給される第２のＤ／Ａ変換回路１３を有している。第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１３は、バッファ回路１２を介して接続されている。バッファ回路１２は、負帰還されたオペアンプ６０を含み、第１のＤ／Ａ変換回路１１のアナログ信号ＶＡと等しい電圧のアナログ信号ＶＢを出力する。

バッファ回路１２は、第２のＤ／Ａ変換回路１３に流れる電流によらず、第１のＤ／Ａ変換回路１１のアナログ信号ＶＡの電圧値と等しい電圧値の信号ＶＢを出力する。つまり、第２のＤ／Ａ変換回路１３に流れる電流は、第１のＤ／Ａ変換回路１１に影響を与えない。従って、第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１３は、互いのトランジスタのサイズに相関関係を持つ必要がない。つまり、第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１３は、それぞれの回路内において、デジタル入力信号に対応するサイズのトランジスタを有していればよい。

これにより、上位のデジタル入力信号Ｄ５〜Ｄ３に応答するトランジスタ５１ａ〜５３ａ，５１ｂ〜５３ｂのトランジスタサイズを、従来例と比べて小さくすることができる。従って、デジタル入力信号の多ビット化に対して、Ｄ／Ａ変換器の面積の増大を抑制することができる。

（２）第１のＤ／Ａ変換回路１１において、デジタル入力信号Ｄ２，Ｄ１に対応するトランジスタ３１ａ，３１ｂ，３２ａ，３２ｂのトランジスタサイズを、最下位ビットのデジタル入力信号Ｄ０に対応するトランジスタ３３ａ，３３ｂのトランジスタサイズに対して２のべき乗の比率（×４，×２）で設定する。同様に、第２のＤ／Ａ変換回路１３において、デジタル入力信号Ｄ５，Ｄ４に対応するトランジスタ５１ａ，５１ｂ，５２ａ，５２ｂのトランジスタサイズを、最下位ビットのデジタル入力信号Ｄ３に対応するトランジスタ５３ａ，５３ｂのトランジスタサイズに対して２のべき乗の比率（×４，×２）で設定する。

従って、それぞれのＤ／Ａ変換回路１１，１３において最下位のデジタル入力信号Ｄ０，Ｄ３に対応するトランジスタ３３ａ，３３ｂ，５３ａ，５３ｂのトランジスタサイズを、製造技術によって制限される最小サイズよりも大きくしても、Ｄ／Ａ変換器１０全体の面積は、図２６に示す６ビットのＤ／Ａ変換器の面積よりも十分に小さい。従って、製造技術による制限を受けることなく、Ｄ／Ａ変換器１０を形成することができる。

（第二実施形態）
以下、第二実施形態を図６〜図１０に従って説明する。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明の全て又は一部を省略する。

図６に示すように、Ｄ／Ａ変換器１０ａは、第１のＤ／Ａ変換回路１１と、バッファ回路１２ａと、第２のＤ／Ａ変換回路１３を有している。
図６に示すように、バッファ回路１２ａは、２つのオペアンプ１００，１１０と、２つのスイッチＳＷ２ａ，ＳＷ２ｂを有している。オペアンプ１００は第１増幅回路の一例、オペアンプ１１０は第２増幅回路の一例である。

第１のオペアンプ１００の非反転入力端子は、第１のＤ／Ａ変換回路１１の抵抗網２０に含まれる抵抗２１，２３の間のノード２７（出力ノード）に接続され、アナログ信号ＶＡが供給される。オペアンプ１００は、出力端子と反転入力端子が互いに接続され、電圧フォロワになる。このオペアンプ１００は、信号ＶＡと等しい電圧のアナログ信号ＶＢを出力する。オペアンプ１００の出力端子はスイッチＳＷ２ａの第１端子に接続され、スイッチＳＷ２ａの第２端子は第２のＤ／Ａ変換回路１３の抵抗網４０に含まれる抵抗４６に接続されている。

第２のオペアンプ１１０の非反転入力端子は、第１のＤ／Ａ変換回路１１の抵抗網２０に含まれる抵抗２１，２３の間のノード２７（出力ノード）に接続され、アナログ信号ＶＡが供給される。オペアンプ１１０は、出力端子と反転入力端子が互いに接続され、電圧フォロワになる。このオペアンプ１１０は、信号ＶＡと等しい電圧のアナログ信号ＶＢを出力する。オペアンプ１１０の出力端子はスイッチＳＷ２ｂの第１端子に接続され、スイッチＳＷ２ｂの第２端子は第２のＤ／Ａ変換回路１３の抵抗網４０に含まれる抵抗４６に接続されている。

図７に示すように、第１のオペアンプ１００は、トランジスタ１０１〜１０４と電流源１０５を含む。トランジスタ１０１，１０２は例えばＮチャネルＭＯＳトランジスタであり、トランジスタ１０３，１０４は例えばＰチャネルＭＯＳトランジスタである。アナログ信号ＶＡは差動対のトランジスタ１０１のゲート端子に印加される。トランジスタ１０１のソース端子とトランジスタ１０２のソース端子は互いに接続され、その接続点は電流源１０５の第１端子に接続され、電流源１０５の第２端子は低電位電圧ＧＮＤレベルの配線１０６に接続されている。トランジスタ１０１，１０２のドレイン端子はトランジスタ１０３，１０４のドレイン端子にそれぞれ接続され、トランジスタ１０３，１０４のソース端子は高電位電圧ＶＤレベルの配線１０７に接続されている。トランジスタ１０３のドレイン端子はトランジスタ１０３のゲート端子とトランジスタ１０４のゲート端子に接続されている。差動対のトランジスタ１０２のゲート端子はトランジスタ１０２のドレイン端子に接続されている。そして、出力ノードとなるトランジスタ１０２のドレイン端子から信号Ｖ１を出力する。

図８に示すように、第２のオペアンプ１１０は、トランジスタ１１１〜１１４と電流源１１５を含む。トランジスタ１１１，１１２は例えばＰチャネルＭＯＳトランジスタであり、トランジスタ１１３，１１４は例えばＮチャネルＭＯＳトランジスタである。アナログ信号ＶＡは差動対のトランジスタ１１１のゲート端子に印加される。トランジスタ１１１のソース端子とトランジスタ１１２のソース端子は互いに接続され、その接続点は電流源１１５の第２端子に接続され、電流源１１５の第１端子は高電位電圧ＶＤレベルの配線１１６に接続されている。トランジスタ１１１，１１２のドレイン端子はトランジスタ１１３，１１４のドレイン端子にそれぞれ接続され、トランジスタ１１３，１１４のソース端子は低電位電圧ＧＮＤレベルの配線１１７に接続されている。トランジスタ１１３のドレイン端子はトランジスタ１１３のゲート端子とトランジスタ１１４のゲート端子に接続されている。差動対のトランジスタ１１２のゲート端子はトランジスタ１１２のドレイン端子に接続されている。そして、出力ノードとなるトランジスタ１１２のドレイン端子から信号Ｖ２を出力する。

図９（ａ）に示すように、第１のスイッチＳＷ２ａは、互いに並列接続されたＰチャネルＭＯＳトランジスタ１２１及びＮチャネルＭＯＳトランジスタ１２２と、インバータ回路１２３を含む。インバータ回路１２３にはデジタル入力信号Ｄ２が供給される。このデジタル入力信号Ｄ２は、ＮチャネルＭＯＳトランジスタ１２２のゲート端子に供給される。インバータ回路１２３は、デジタル入力信号Ｄ２を論理反転した信号Ｓ１ｘを出力する。この信号Ｓ１ｘは、ＰチャネルＭＯＳトランジスタ１２１のゲート端子に供給される。

図９（ｂ）に示すように、第２のスイッチＳＷ２ｂは、互いに並列接続されたＰチャネルＭＯＳトランジスタ１２４及びＮチャネルＭＯＳトランジスタ１２５と、インバータ回路１２６を含む。インバータ回路１２６にはデジタル入力信号Ｄ２が供給される。このデジタル入力信号Ｄ２は、ＰチャネルＭＯＳトランジスタ１２４のゲート端子に供給される。インバータ回路１２６は、デジタル入力信号Ｄ２を論理反転した信号Ｓ２ｘを出力する。この信号Ｓ２ｘは、ＮチャネルＭＯＳトランジスタ１２５のゲート端子に供給される。

第１のスイッチＳＷ２ａと第２のスイッチＳＷ２ｂは、デジタル入力信号Ｄ２に応答して相補的にオンオフする。例えば、デジタル入力信号Ｄ２が論理値「１」（Ｈレベル）のとき、第１のスイッチＳＷ２ａはオンし、第２のスイッチＳＷ２ｂはオフする。また、デジタル入力信号Ｄ２が論理値「０」（Ｌレベル）のとき、第１のスイッチＳＷ２ａはオフし、第２のスイッチＳＷ２ｂはオンする。

第１のオペアンプ１００は、高電位電圧ＶＤと低電位電圧ＧＮＤの間の電圧範囲において、高電位電圧ＶＤ側を入力許容範囲とする高電圧用オペアンプである。第２のオペアンプ１１０は、高電位電圧ＶＤと低電位電圧ＧＮＤの間の電圧範囲において、低電位電圧ＧＮＤ側を入力許容範囲とする低電圧用オペアンプである。

図６に示す第１のＤ／Ａ変換回路１１は、３ビットのデジタル入力信号Ｄ２〜Ｄ０に応じて、高電位電圧ＶＤと低電位電圧ＧＮＤの間の電圧差を分圧した電圧のアナログ信号ＶＡを生成する。従って、第１のＤ／Ａ変換回路１１は、デジタル入力信号Ｄ２が「１」（Ｈレベル）のとき、高電位電圧ＶＤから中間電圧（＝（ＶＤ）／２）までの範囲内の電圧値を持つアナログ信号ＶＡを生成する。従って、Ｈレベルのデジタル入力信号Ｄ２に応答してオンするスイッチＳＷ２ａを介して、高電圧用の第１のオペアンプ１００の出力信号Ｖ１をアナログ信号ＶＢとして第２のＤ／Ａ変換回路１３に供給する。

同様に、第１のＤ／Ａ変換回路１１は、デジタル入力信号Ｄ２が「０」（Ｌレベル）のとき、中間電圧（＝（ＶＤ）／２）から低電位電圧ＧＮＤまでの範囲内の電圧値を持つアナログ信号ＶＡを生成する。従って、Ｌレベルのデジタル入力信号Ｄ２に応答してオンするスイッチＳＷ２ｂを介して、低電圧用の第２のオペアンプ１１０の出力信号Ｖ２をアナログ信号ＶＢとして第２のＤ／Ａ変換回路１３に供給する。

デジタル入力信号Ｄ５〜Ｄ０に対するスイッチＳＷ２ａ，ＳＷ２ｂの制御と、信号ＶＡ，ＶＢ及びアナログ信号ＶＯＵＴの電圧値を図１０に示す。なお、コードはデジタル入力信号Ｄ５〜Ｄ０により示される２進数を１０進数で表わしたものである。また、信号ＶＡ，ＶＢ，アナログ信号ＶＯＵＴの電圧値は、高電位電圧ＶＤ＝６．４０〔Ｖ〕、低電位電圧ＧＮＤ＝０〔Ｖ〕としたときの値である。

以上記述したように、本実施形態によれば、上記実施形態の効果に加え、以下の効果を奏する。
（３）バッファ回路１２ａは、高電圧用の第１のオペアンプ１００と、低電圧用の第２のオペアンプ１１０を有している。第１のオペアンプ１００の出力端子は第１のスイッチＳＷ２ａを介して第２のＤ／Ａ変換回路１３に接続される。同様に、第２のオペアンプ１１０の出力端子は第２のスイッチＳＷ２ｂを介して第２のＤ／Ａ変換回路１３に接続される。第１のスイッチＳＷ２ａと第２のスイッチＳＷ２ｂは、デジタル入力信号Ｄ２に応じて相補的にオンオフする。

従って、第１のスイッチＳＷ２ａと第２のスイッチＳＷ２ｂによって接続経路を切替える。これにより、構成が簡略化されたオペアンプ１００，１１０を用いることができ、バッファ回路１２ａの面積縮小を図ることができる。

（第三実施形態）
以下、第三実施形態を図１１〜図１４に従って説明する。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明を省略する。

図１１に示すように、Ｄ／Ａ変換器１０ｂは、第１のＤ／Ａ変換回路１１と、バッファ回路１２ｂと、第２のＤ／Ａ変換回路１３ｂを有している。また、Ｄ／Ａ変換器１０ｂは、図１３に示す制御信号生成回路１４ｂを有している。

第２のＤ／Ａ変換回路１３ｂは、抵抗４６の第２端子（ノード４８）と低電位電圧ＧＮＤレベルの配線１５Ｌとの間に接続されたスイッチ５４を含む。このスイッチ５４は、トランジスタ５４ｂを含む。トランジスタ５４ｂは例えばＮチャネルＭＯＳトランジスタである。このトランジスタ５４ｂは、第２のＤ／Ａ変換回路１３ｂにおいて最下位ビットであるデジタル入力信号Ｄ３によりオンオフするトランジスタ５３ｂと同じサイズ（×１）にて形成されている。

トランジスタ５４ｂのドレイン端子は抵抗４６の第２端子に接続され、ソース端子は配線１５Ｌに接続されている。トランジスタ５４ｂのゲート端子には図１３に示す制御信号生成回路１４ｂにより生成される制御信号ＤＬが供給される。トランジスタ５４ｂは、制御信号ＤＬに応答してオンオフする。従って、トランジスタ５４ｂは、制御信号ＤＬに応じて、抵抗４６と配線１５Ｌとを接離する。

図１２に示すように、スイッチＳＷ３ａは、互いに並列に接続されたＰチャネルＭＯＳトランジスタ１３１とＮチャネルＭＯＳトランジスタ１３２を含む。トランジスタ１３２のゲート端子には図１３に示す制御信号生成回路１４ｂにより生成される制御信号ＳＣａが供給される。例えば、スイッチＳＷ３ａは図示しないインバータ回路を含み、このインバータ回路によって制御信号ＳＣａを論理反転した信号がトランジスタ１３１のゲート端子に供給される。

同様に、スイッチＳＷ３ｂは、互いに並列に接続されたＰチャネルＭＯＳトランジスタ１３３とＮチャネルＭＯＳトランジスタ１３４を含む。トランジスタ１３４のゲート端子には図１３に示す制御信号生成回路１４ｂにより生成される制御信号ＳＣｂが供給される。スイッチＳＷ３ｂは図示しないインバータ回路を含み、このインバータ回路によって制御信号ＳＣｂを論理反転した信号がトランジスタ１３３のゲート端子に供給される。

図１３に示すように、制御信号生成回路１４ｂは、デジタル入力信号Ｄ２と等しいレベルの制御信号ＳＣａを出力する。制御信号生成回路１４ｂは、ノア回路１４１〜１４３を含む。ノア回路１４１はデジタル入力信号Ｄ１，Ｄ０を否定論理和演算した結果に応じたレベルの信号を出力する。ノア回路１４２は、デジタル入力信号Ｄ２とノア回路１４１の出力信号を否定論理和演算した結果に応じたレベルの制御信号ＳＣｂを出力する。ノア回路１４３はデジタル入力信号Ｄ２，Ｄ１，Ｄ０を否定論理和演算した結果に応じたレベルの制御信号ＤＬを出力する。

次に、このＤ／Ａ変換器１０ｂの作用を説明する。
図１１に示すように、第２のＤ／Ａ変換回路１３ｂに含まれる抵抗４６はスイッチ５４を介して低電位電圧ＧＮＤレベルの配線１５Ｌに接続されている。スイッチ５４（トランジスタ５４ｂ）は、制御信号ＤＬに応答してオンオフする。

図１３に示す制御信号生成回路１４ｂ（ノア回路１４３）は、図１４に示すように、デジタル入力信号Ｄ２〜Ｄ０が全てＬレベルのときにＨレベルの制御信号ＤＬを出力し、それ（Ｄ２＝Ｄ１＝Ｄ０＝Ｌ）以外のときにＬレベルの制御信号ＤＬを出力する。

図１１に示すスイッチ５４（トランジスタ５４ｂ）は、Ｈレベルの制御信号ＤＬに応答してオンし、Ｌレベルの制御信号ＤＬに応答してオフする。そして、スイッチ５４がオンするとき、バッファ回路１２ｂに含まれるスイッチＳＷ３ａ，ＳＷ３ｂは、制御信号ＳＣａ，ＳＣｂに応答してオフする。従って、オペアンプ１００，１１０の出力端子は、抵抗４６から切り離される。これにより、第２のＤ／Ａ変換回路１３ｂに含まれる抵抗網４０のノード４８は、低電位電圧ＧＮＤレベルとなる。

以上記述したように、本実施形態によれば、上記各実施形態の効果に加え、以下の効果を奏する。
（４）第２のＤ／Ａ変換回路１３ｂは、抵抗網４０のノード４８と低電位電圧ＧＮＤレベルの配線１５Ｌの間に接続されたスイッチ５４を含む。スイッチ５４は、デジタル入力信号Ｄ３に応答してオンオフするトランジスタ５３ｂと同じトランジスタサイズのトランジスタ５４ｂを有している。

制御信号生成回路１４ｂは、第１のＤ／Ａ変換回路１１に対応するデジタル入力信号Ｄ２〜Ｄ０に基づいて、デジタル入力信号Ｄ２〜Ｄ０が全てＬレベルのときにＨレベルの制御信号ＤＬを出力し、それ（Ｄ２＝Ｄ１＝Ｄ０＝Ｌ）以外のときにＬレベルの制御信号ＤＬを出力する。トランジスタ５４ｂは、Ｈレベルの制御信号ＤＬに応答してオンする。これにより、第２のＤ／Ａ変換回路１３ｂに含まれる抵抗網４０のノード４８を確実に低電位電圧ＧＮＤレベルとすることができる。

（第四実施形態）
以下、第四実施形態を図１５，図１６に従って説明する。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明の全て又は一部を省略する。

図１５に示すバッファ回路１２ｃは、例えば図１１に示すバッファ回路１２ｂに置き換えて用いられる。なお、図１に示すバッファ回路１２，図６に示すバッファ回路１２ａに置き換えて用いても良い。

このバッファ回路１２ｃは、オペアンプ１００，１１０と、スイッチＳＷ３ａ，ＳＷ３ｂを有している。
オペアンプ１００は、トランジスタ１０１〜１０４と電流源１０５を含む。トランジスタ１０４のドレイン端子は、スイッチＳＷ３ａの第１端子（図において左側端子）に接続され、スイッチＳＷ３ａの第２端子は差動対のトランジスタ１０２のゲート端子と、第２のＤ／Ａ変換回路１３ｂのノード４８（図１１参照）に接続されている。

オペアンプ１１０は、トランジスタ１１１〜１１４と電流源１１５を含む。トランジスタ１１４のドレイン端子は、スイッチＳＷ３ｂの第１端子（図において左側端子）に接続され、スイッチＳＷ３ｂの第２端子は差動対のトランジスタ１１２のゲート端子と、第２のＤ／Ａ変換回路１３ｂのノード４８（図１１参照）に接続されている。

トランジスタ１０２のゲート端子は、オペアンプ１００の反転入力端子として機能する。従って、このオペアンプ１００の反転入力端子には、第２のＤ／Ａ変換回路１３ｂのノード４８における電圧が帰還される。同様に、トランジスタ１１２のゲート端子は、オペアンプ１１０の反転入力端子として機能する。従って、このオペアンプ１１０の反転入力端子には、第２のＤ／Ａ変換回路１３ｂのノード４８における電圧が帰還される。

例えば、図１１に示すように、電圧フォロワ回路のオペアンプ１００は、出力端子が反転入力端子に接続される。そして、オペアンプ１００の出力端子はスイッチＳＷ３ａを介して第２のＤ／Ａ変換回路１３ｂのノード４８に接続される。スイッチＳＷ３ａは、オン抵抗を有する。従って、図１１に示すバッファ回路１２ｂのオペアンプ１００，１１０は、図１６の等価回路に示すように、抵抗１５１，１５２（スイッチＳＷ３ａ，ＳＷ３ｂのオン抵抗成分）を介して、図１１に示す第２のＤ／Ａ変換回路１３ｂのノード４８に接続される。これらの抵抗１５１，１５２には、第２のＤ／Ａ変換回路１３ｂからの電流が流れる。その結果、抵抗１５１，１５２の両端子間に電位差を生じるため、第２のＤ／Ａ変換回路１３ｂから見て、オペアンプ１００，１１０は低インピーダンスとならない。

これに対し、本実施形態のバッファ回路１２ｃを適用したＤ／Ａ変換器では、バッファ回路１２ｃに含まれるオペアンプ１００，１１０の反転入力端子として機能するトランジスタ１０２，１１２のゲート端子が第２のＤ／Ａ変換回路１３ｂのノード４８（図１１参照）に接続されている。従って、各トランジスタ１０２，１１２のゲート端子に帰還される電圧は、スイッチＳＷ３ａ，ＳＷ３ｂの抵抗成分の影響を受けない。これにより、各オペアンプ１００，１１０は、第２のＤ／Ａ変換回路１３ｂから見て、低インピーダンスとなる。

以上記述したように、本実施形態によれば、上記各実施形態の効果に加え、以下の効果を奏する。
（５）高電圧用のオペアンプ１００の出力端子はスイッチＳＷ３ａの第１端子に接続され、スイッチＳＷ３ａの第２端子は、第２のＤ／Ａ変換回路１３ｂと、オペアンプ１００の反転入力端子に接続される。低電圧用のオペアンプ１１０の出力端子はスイッチＳＷ３ｂの第１端子に接続され、スイッチＳＷ３ｂの第２端子は、第２のＤ／Ａ変換回路１３ｂと、オペアンプ１１０の反転入力端子に接続される。従って、オペアンプ１００，１１０の反転入力端子として機能するトランジスタ１０２，１１２のゲート端子に帰還される電圧は、スイッチＳＷ３ａ，ＳＷ３ｂの抵抗成分の影響を受けない。これにより、各オペアンプ１００，１１０は、第２のＤ／Ａ変換回路１３ｂから見て、低インピーダンスとなり、第２のＤ／Ａ変換回路１３ｂの構成に応じたアナログ信号ＶＯＵＴを生成することができる。

（第五実施形態）
以下、第五実施形態を図１７〜図２３に従って説明する。
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明の全て又は一部を省略する。

図１７に示すバッファ回路１２ｄは、例えば図１１に示すバッファ回路１２ｂに置き換えて用いられる。なお、図１に示すバッファ回路１２，図６に示すバッファ回路１２ａに置き換えて用いても良い。そして、このバッファ回路１２ｄを有するＤ／Ａ変換器は、図１８に示す制御信号生成回路１４ｄを含む。

図１７に示すように、バッファ回路１２ｄは、オペアンプ１６０，１７０、参照電圧生成回路１８０、スイッチＳＷＡ〜ＳＷＪを有している。
アナログ信号ＶＡはスイッチＳＷＩ，ＳＷＪの第１端子に供給される。スイッチＳＷＩの第２端子はオペアンプ１６０に接続され、スイッチＳＷＪの第２端子はオペアンプ１７０に接続されている。

オペアンプ１６０は、差動対のトランジスタ１６１，１６２を有している。トランジスタ１６１，１６２は例えばＮチャネルＭＯＳトランジスタである。トランジスタ１６１のゲート端子はスイッチＳＷＩの第２端子に接続されている。

トランジスタ１６１，１６２のドレイン端子はトランジスタ１６３，１６４にそれぞれ接続されている。トランジスタ１６３，１６４は例えばＰチャネルＭＯＳトランジスタである。トランジスタ１６３のドレイン端子はトランジスタ１６１のドレイン端子に接続され、トランジスタ１６４のドレイン端子はトランジスタ１６２のドレイン端子に接続されている。トランジスタ１６３，１６４のソース端子は配線１９１Ｈに接続されている。また、トランジスタ１６３のドレイン端子はトランジスタ１６３，１６４のゲート端子に接続されている。

トランジスタ１６１，１６２のソース端子は互いに接続され、その接続点はトランジスタ１６５に接続されている。トランジスタ１６５は例えばＮチャネルＭＯＳトランジスタである。トランジスタ１６５のドレイン端子はトランジスタ１６１，１６２のソース端子に接続され、トランジスタ１６５のソース端子は配線１９１Ｌに接続されている。トランジスタ１６５のゲート端子はトランジスタ１６６に接続されている。

トランジスタ１６６は例えばＮチャネルＭＯＳトランジスタである。トランジスタ１６６のソース端子は配線１９１Ｌに接続されている。トランジスタ１６６のドレイン端子はトランジスタ１６５，１６６のゲート端子に接続されている。また、トランジスタ１６６のドレイン端子は電流源１６７の第２端子に接続され、電流源１６７の第１端子は配線１９１Ｈに接続されている。

トランジスタ１６２のドレイン端子とトランジスタ１６４のドレイン端子の間の出力ノード１６８はスイッチＳＷＡの第１端子に接続され、スイッチＳＷＡの第２端子は、第２のＤ／Ａ変換回路１３ｂのノード４８（図１１参照）に接続される。スイッチＳＷＥの第１端子は、スイッチＳＷＡの第１端子に接続され、スイッチＳＷＥの第２端子は、差動対のトランジスタ１６２のゲート端子と、スイッチＳＷＣの第１端子に接続されている。スイッチＳＷＣの第２端子はスイッチＳＷＡの第２端子に接続されている。

オペアンプ１７０は、差動対のトランジスタ１７１，１７２を有している。トランジスタ１７１，１７２は例えばＰチャネルＭＯＳトランジスタである。トランジスタ１７１のゲート端子はスイッチＳＷＪの第２端子に接続されている。

トランジスタ１７１，１７２のドレイン端子はトランジスタ１７３，１７４にそれぞれ接続されている。トランジスタ１７３，１７４は例えばＮチャネルＭＯＳトランジスタである。トランジスタ１７３のドレイン端子はトランジスタ１７１のドレイン端子に接続され、トランジスタ１７４のドレイン端子はトランジスタ１７２のドレイン端子に接続されている。トランジスタ１７３，１７４のソース端子は配線１９１Ｌに接続されている。また、トランジスタ１７３のドレイン端子はトランジスタ１７３，１７４のゲート端子に接続されている。

トランジスタ１７１，１７２のソース端子は互いに接続され、その接続点はトランジスタ１７５に接続されている。トランジスタ１７５は例えばＰチャネルＭＯＳトランジスタである。トランジスタ１７５のドレイン端子はトランジスタ１７１，１７２のソース端子に接続され、トランジスタ１７５のソース端子は配線１９１Ｈに接続されている。トランジスタ１７５のゲート端子はトランジスタ１７６に接続されている。

トランジスタ１７６は例えばＰチャネルＭＯＳトランジスタである。トランジスタ１７６のソース端子は配線１９１Ｈに接続されている。トランジスタ１７６のドレイン端子はトランジスタ１７５，１７６のゲート端子に接続されている。また、トランジスタ１７６のドレイン端子は電流源１７７の第１端子に接続され、電流源１７７の第２端子は配線１９１Ｌに接続されている。

トランジスタ１７２のドレイン端子とトランジスタ１７４のドレイン端子の間の出力ノード１７８はスイッチＳＷＢの第１端子に接続され、スイッチＳＷＢの第２端子は、第２のＤ／Ａ変換回路１３ｂのノード４８（図１１参照）に接続される。スイッチＳＷＦの第１端子は、スイッチＳＷＢの第１端子に接続され、スイッチＳＷＦの第２端子は、差動対のトランジスタ１７２のゲート端子と、スイッチＳＷＤの第１端子に接続されている。スイッチＳＷＤの第２端子はスイッチＳＷＢの第２端子に接続されている。

参照電圧生成回路１８０は、高電位電圧ＶＤレベルの配線１９１Ｈと、低電位電圧ＧＮＤレベルの配線１９１Ｌの間に直列接続された２つの抵抗１８１，１８２を有している。両抵抗１８１，１８２は、互いに同じ抵抗値に設定されている。従って、参照電圧生成回路１８０は、両抵抗１８１，１８２の間のノード１８３に、高電位電圧ＶＤと低電位電圧ＧＮＤの間の電圧差を抵抗１８１，１８２の抵抗値により分圧した値の参照電圧ＶＲを生成する。ノード１８３はスイッチＳＷＧ，ＳＷＨの第１端子に接続されている。スイッチＳＷＧの第２端子はオペアンプ１６０のトランジスタ１６１のゲート端子に接続されている。スイッチＳＷＨの第２端子はオペアンプ１７０のトランジスタ１７１のゲート端子に接続されている。スイッチＳＷＩ，ＳＷＪは第１切替回路の一例、スイッチＳＷＧ，ＳＷＨは第２切替回路の一例である。

各スイッチＳＷＡ〜ＳＷＪには、図１８に示す制御信号生成回路１４ｄにより生成される制御信号が供給される。各スイッチＳＷＡ〜ＳＷＪは、例えば図９（ａ）に示すスイッチＳＷ２ａと同様であり、Ｈレベルの制御信号に応答してオンし、Ｌレベルの制御信号に応答してオフする。

制御信号生成回路１４ｄは、ノア回路１４１〜１４３、インバータ回路１４４，１４５を有している。インバータ回路１４４は、デジタル入力信号Ｄ２（制御信号ＳＣａ）を論理反転したレベルの制御信号ＳＣａｘを出力する。インバータ回路１４５は、ノア回路１４２から出力される制御信号ＳＣｂを論理反転したレベルの制御信号ＳＣｂｘを出力する。デジタル入力信号Ｄ２〜Ｄ０に対する各制御信号ＳＣａ，ＳＣａｘ，ＳＣｂ，ＳＣｂｘ，ＤＬの論理レベルを図１９に示す。

制御信号ＳＣａは、図１７に示すスイッチＳＷＡ，ＳＷＣ，ＳＷＩに供給される。制御信号ＳＣａｘは、図１７に示すスイッチＳＷＥ，ＳＷＧに供給される。制御信号ＳＣｂは、図１７に示すスイッチＳＷＢ，ＳＷＤ，ＳＷＪに供給される。制御信号ＳＣｂｘは、図１７に示すスイッチＳＷＦ，ＳＷＨに供給される。

デジタル入力信号Ｄ２〜Ｄ０に対する各スイッチＳＷＡ〜ＳＷＪの状態を図２０に示す。
デジタル入力信号Ｄ２〜Ｄ０の論理値に従ってバッファ回路１２ｄの動作を説明する。

〔１〕デジタル入力信号Ｄ２〜Ｄ０が［０００」の場合。
このとき、図２０に示すように、スイッチＳＷＡ，ＳＷＢ，ＳＷＣ，ＳＷＤ，ＳＷＩ，ＳＷＪはオフし、スイッチＳＷＥ，ＳＥＦ，ＳＥＧ，ＳＥＨはオンする。

従って、図１７に示すように、高電圧用のオペアンプ１６０の出力端子（トランジスタ１６４のドレイン端子）及び反転入力端子（トランジスタ１６２のゲート端子）は、スイッチＳＷＡ，ＳＷＣがオフすることにより図１１に示すノード４８から切り離される。同様に、低電圧用のオペアンプ１７０の出力端子（トランジスタ１７４のドレイン端子）及び反転入力端子（トランジスタ１７２のゲート端子）は、スイッチＳＷＢ，ＳＷＤがオフすることにより図１１に示すノード４８から切り離される。そして、図１８の制御信号生成回路１４ｄにより生成されるＨレベルの制御信号ＤＬにより図１１に示すスイッチ５４（トランジスタ５４ｂ）がオンする。これにより、第２のＤ／Ａ変換回路１３ｂは、低電位電圧ＧＮＤレベルをオフセット電圧とし、デジタル入力信号Ｄ５〜Ｄ３に応じて高電位電圧ＶＤと低電位電圧ＧＮＤの間の電圧差を分圧した電圧値のアナログ信号ＶＯＵＴを出力する。

図１７に示す高電圧用のオペアンプ１６０の非反転入力端子（トランジスタ１６１のゲート端子）には、オンしたスイッチＳＷＧを介して、参照電圧ＶＲが供給される。また、オペアンプ１６０の出力端子（トランジスタ１６４のドレイン端子）及び反転入力端子（トランジスタ１６２のゲート端子）は、オンしたスイッチＳＷＥにより互いに接続される。従って、オペアンプ１６０は、トランジスタ１６２のゲート端子電圧Ｖ３Ｈを参照電圧ＶＲと等しくするように動作する。

同様に、低電圧用のオペアンプ１７０の非反転入力端子（トランジスタ１７１のゲート端子）には、オンしたスイッチＳＷＨを介して、参照電圧ＶＲが供給される。また、オペアンプ１７０の出力端子（トランジスタ１７４のドレイン端子）及び反転入力端子（トランジスタ１７２のゲート端子）は、オンしたスイッチＳＷＦにより互いに接続される。従って、オペアンプ１７０は、トランジスタ１７２のゲート端子電圧Ｖ３Ｌを参照電圧ＶＲと等しくするように動作する。

〔２〕デジタル入力信号Ｄ２〜Ｄ０が［００１」〜［０１１」の場合。
このとき、図２０に示すように、スイッチＳＷＡ，ＳＷＣ，ＳＷＩはオフし、スイッチＳＷＥ，ＳＷＧはオンする。従って、図１７に示すように、高電圧用のオペアンプ１６０の非反転入力端子（トランジスタ１６１のゲート端子）には、オンしたスイッチＳＷＧを介して参照電圧ＶＲが供給される。また、高電圧用のオペアンプ１６０の出力端子（トランジスタ１６４のドレイン端子）及び反転入力端子（トランジスタ１６２のゲート端子）は、スイッチＳＷＡ，ＳＷＣがオフすることで、図１１に示すノード４８から切り離される。そして、オペアンプ１６０の出力端子及び反転入力端子は、オンしたスイッチＳＷＥにより互いに接続される。これにより、高電圧用のオペアンプ１６０は、反転入力端子（トランジスタ１６２のゲート端子）の電圧を参照電圧ＶＲと等しくするように動作する。

また、図２０に示すように、スイッチＳＷＢ，ＳＷＤ，ＳＷＪはオンし、スイッチＳＷＦ，ＳＷＨはオフする。従って、図１７に示すように、低電圧用のオペアンプ１７０の非反転入力端子（トランジスタ１７１のゲート端子）にはアナログ信号ＶＡが供給される。また、オペアンプ１７０の出力端子（トランジスタ１７４のドレイン端子）及び反転入力端子（トランジスタ１７２のゲート端子）は図１１に示すノード４８に接続される。これにより、低電圧用のオペアンプ１７０は、アナログ信号ＶＡと等しい電圧値のアナログ信号ＶＢを出力する。

〔３〕デジタル入力信号Ｄ２〜Ｄ０が［１００」〜［１１１」の場合。
このとき、図２０に示すように、スイッチＳＷＡ，ＳＷＣ，ＳＷＩはオンし、スイッチＳＷＥ，ＳＷＧはオフする。また、スイッチＳＷＢ，ＳＷＤ，ＳＷＪはオフし、スイッチＳＷＦ，ＳＷＨはオンする。即ち、この〔３〕の場合では、上記〔２〕の場合と比べ、各スイッチＳＷＡ〜ＳＷＪが相補的にオンオフしている。従って、この〔３〕の場合、高電圧用のオペアンプ１６０は、アナログ信号ＶＡと等しい電圧値のアナログ信号ＶＢを出力する。一方、低電圧用のオペアンプ１７０は、反転入力端子（トランジスタ１７２のゲート端子）の電圧を参照電圧ＶＲと等しくするように動作する。

デジタル入力信号Ｄ２〜Ｄ０に対する制御信号ＤＬの論理とバッファ回路１２ｄにおける電圧値を図２１に示す。図２１において、「高用」は高電圧用のオペアンプ１６０を示し、「低用」は低電圧用のオペアンプ１７０を示す。また、「入力Ｇａｔｅ」は、オペアンプ１６０，１７０において入力側のトランジスタ１６１，１７１のゲート端子、「出力Ｄｒａｉｎ」は出力側のトランジスタ１６４，１７４のドレイン端子、「出力Ｇａｔｅ」は出力側のトランジスタ１６２，１７２のゲート端子をそれぞれ示す。なお、図２１に示す電圧値は、高電位電圧ＶＤ＝６．４０〔Ｖ〕、低電位電圧ＧＮＤ＝０〔Ｖ〕とした時の値である。

尚、参照電圧ＶＲは３．２０〔Ｖ〕であるが、アナログ信号ＶＡも同様に３．２０〔Ｖ〕である場合があるため、両者を区別するために参照電圧ＶＲにより設定される端子電圧を「ＶＲ」として示している。また、デジタル入力信号Ｄ５〜Ｄ３（図１１参照）に依存する端子電圧を「Ｖｆ」として示している。

上記したように、下位３ビットのデジタル入力信号Ｄ２〜Ｄ０に対し、［００１」〜［０１１」の場合にはオペアンプ１６０のトランジスタ１６１に参照電圧ＶＲを供給し、［１００」〜［１１１」の場合にはオペアンプ１７０のトランジスタ１７１に参照電圧ＶＲを供給した。これらは、バッファ回路１２ｄの動作速度、ひいてはバッファ回路１２ｄを有するＤ／Ａ変換器の動作速度の高速化を可能とする。

図２２は、比較例のバッファ回路１２ｅを示す回路図である。このバッファ回路１２ｅは、オペアンプ２００，２１０と、スイッチ２２１，２２２を含む。第１のオペアンプ２００は、高電位電圧ＶＤレベルの配線２３１Ｈと低電位電圧ＧＮＤレベルの配線２３１Ｌの間に接続されたトランジスタ２０１〜２０６及び電流源２０７を含み、それらは図１７に示すオペアンプ１６０のトランジスタ１６１〜１６６及び電流源１６７と同様に接続されている。また、オペアンプ２１０は、高電位電圧ＶＤレベルの配線２３１Ｈと低電位電圧ＧＮＤレベルの配線２３１Ｌの間に接続されたトランジスタ２１１〜２１６及び電流源２１７を含み、それらは図１７に示すオペアンプ１７０のトランジスタ１７１〜１７６及び電流源１７７と同様に接続されている。スイッチ２２１，２２２は、例えば図９（ａ）に示すスイッチＳＷ２ａと同様である。

なお、図２２に示すバッファ回路１２ｅは、図１５に示すバッファ回路１２ｃと同様である。従って、バッファ回路１２ｃと同様に、バッファ回路１２ｅを有するＤ／Ａ変換器とすることができる。

オペアンプ２００において、差動対のトランジスタ２０１，２０２にバイアス電流ＩＮ１を流すトランジスタ２０５のソース端子は低電位電圧ＧＮＤレベルの配線２３１Ｌに接続され，トランジスタ２０５のドレイン端子は両トランジスタ２０１，２０２のソース端子に接続されている。そして、トランジスタ２０１のゲート端子にはアナログ信号ＶＡが供給され、トランジスタ２０２のゲート端子にはアナログ信号ＶＢが帰還される。

差動対のトランジスタ２０１，２０２にバイアス電流ＩＮ１が供給されるとき、トランジスタ２０１のソース端子電圧は、アナログ信号ＶＡの電圧に応じて変化する。そして、トランジスタ２０１のソース端子はトランジスタ２０５のドレイン端子に接続されているため、トランジスタ２０５のドレイン端子電圧は、アナログ信号ＶＡの電圧値に応じて変化する。

アナログ信号ＶＡの電圧値が低電位電圧ＧＮＤの電圧レベルに近づくと、アナログ信号ＶＡに応じてトランジスタ２０１のソース端子電圧、つまりトランジスタ２０５のドレイン端子電圧が低下する。そして、トランジスタ２０５のソース−ドレイン間電圧が、トランジスタ２０５の電気的特性（しきい値電圧等）に応じて設定される電圧より小さくなると、トランジスタ２０５に流れる電流ＩＮ１の電流量が低下する。

従って、トランジスタ２０５に流れるバイアス電流ＩＮ１は、図２３に実線で示すように、アナログ信号ＶＡの電圧低下に従って減少するため、オペアンプ２００は停止する。同様に、トランジスタ２１５に流れるバイアス電流ＩＰ１は、図２３に破線で示すように、アナログ信号ＶＡの電圧上昇に従って減少するため、オペアンプ２１０は停止する。なお、図２３における電圧−電流特性を示す波形は、電流量の変化を概略的に表すものである。

例えば、低いアナログ信号ＶＡによって停止するオペアンプ２００は、デジタル入力信号Ｄ２〜Ｄ０の変更によって高いアナログ信号ＶＡが供給されると、そのアナログ信号ＶＡの変化に応じてトランジスタ２０５に流れるバイアス電流ＩＮ１が増加し、機能を回復する。従って、デジタル入力信号Ｄ２〜Ｄ０の変化から、オペアンプ２００が機能を回復してアナログ信号ＶＡと等しいアナログ信号ＶＢを出力するまでに必要な時間は、Ｄ／Ａ変換器の動作速度を制限する。つまり、Ｄ／Ａ変換器における動作速度の高速化を阻害する要因となる。

これに対し、図１７に示すバッファ回路１２ｄは、参照電圧生成回路１８０により高電位電圧ＶＤの１／２の参照電圧ＶＲを生成し、この参照電圧ＶＲとアナログ信号ＶＡを、デジタル入力信号Ｄ２〜Ｄ０に応じて、高電圧用のオペアンプ１６０と低電圧用のオペアンプ１７０に対して相補的に供給する。例えば、高電圧用のオペアンプ１６０に参照電圧ＶＲが供給されるとき、オペアンプ１６０のトランジスタ１６５は、アナログ信号ＶＡによる制限を受けることなく、トランジスタ１６１，１６２の差動対に対して必要なバイアス電流ＩＮ１を流す。同様に、低電圧用のオペアンプ１７０に参照電圧ＶＲが供給されるとき、トランジスタ１７５はアナログ信号ＶＡによる制限を受けることなく、トランジスタ１７１，１７２の差動対に対して必要なバイアス電流ＩＰ１を流す。

これにより、デジタル入力信号Ｄ２〜Ｄ０によってアナログ信号ＶＡが例えば高電圧用のオペアンプ１６０に供給されるとき、そのアナログ信号ＶＡと等しい電圧値のアナログ信号ＶＢを出力するまでに要する時間は、図２２に示すオペアンプ２００よりも短くなる。従って、図１１に示す第２のＤ／Ａ変換回路１３ｂから、デジタル入力信号Ｄ５〜Ｄ０に応じた電圧のアナログ信号ＶＯＵＴを出力するために要する時間が短くなり、Ｄ／Ａ変換器における動作速度の高速化を図ることが可能となる。

以上記述したように、本実施形態によれば、上記各実施形態の効果に加え、以下の効果を奏する。
（６）参照電圧生成回路１８０を有し、高電位電圧ＶＤと低電位電圧ＧＮＤの間の電圧値の参照電圧ＶＲを生成する。そして、スイッチＳＷＧ〜ＳＷＪを制御し、参照電圧ＶＲと、第１のＤ／Ａ変換回路１１から出力されるアナログ信号ＶＡとを、高電圧用のオペアンプ１６０と低電圧用のオペアンプ１７０に対して相補的に供給するようにした。これにより、アナログ信号ＶＡが供給されないオペアンプは、参照電圧ＶＲによって安定的に動作する。この結果、各オペアンプ１６０，１７０は動作可能な状態で待機するため、デジタル入力信号Ｄ２〜Ｄ０の変更に対して、第２のＤ／Ａ変換回路１３ｂに対してアナログ信号ＶＡと等しい電圧値のアナログ信号ＶＢを供給するまでに必要な時間が短くなり、Ｄ／Ａ変換器の動作速度の高速化を図ることができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１３，１３ｂをそれぞれ３ビットのＲ−２Ｒラダー抵抗型Ｄ／Ａ変換回路としたが、各Ｄ／Ａ変換回路１１，１３，１３ｂのビット数を適宜変更してもよい。また、第１のＤ／Ａ変換回路１１と第２のＤ／Ａ変換回路１３，１３ｂのビット数を、例えば、下位３ビットと上位５ビット、下位４ビットと上位３ビットのように、互いに異なる値としてもよい。

・各Ｄ／Ａ変換器１０，１０ａ，１０ｂは、２つのＲ−２Ｒラダー抵抗型Ｄ／Ａ変換回路（第１のＤ／Ａ変換回路１１及び第２のＤ／Ａ変換回路１３，１３ｂ）を含むこととしたが、３つ以上のＲ−２Ｒラダー抵抗型Ｄ／Ａ変換回路を含むこととしてもよい。

・第１のＤ／Ａ変換回路１１の抵抗２１，２２の抵抗値と、第２のＤ／Ａ変換回路１３の抵抗４１，４２の抵抗値をそれぞれ「Ｒ」としたが、互いに異なる値としてもよい。同様に、抵抗２３〜２６の抵抗値と、抵抗４３〜４６の抵抗値を互いに異なる値としてもよい。

・第二実施形態において、スイッチＳＷ２ａ，ＳＷ２ｂをＣＭＯＳ構造としたが、高電圧用のオペアンプ１００に接続されるスイッチＳＷ２ａをＰチャネルＭＯＳトランジスタとし、低電圧用のオペアンプ１１０に接続されるスイッチＳＷ２ｂをＮチャネルＭＯＳトランジスタとしてもよい。

・第五実施形態において、第１のオペアンプ１６０に供給する電圧（差動対のゲート電圧）と、第２のオペアンプ１７０に供給する電圧（差動対のゲート電圧）とを、互いに異なる電圧値に設定してもよい。

・上記各実施形態では、高電位電圧ＶＤを６．４０〔Ｖ〕、低電位電圧ＧＮＤを０〔Ｖ〕としたが、それぞれの電圧値を適宜変更してもよい。

１１ 第１のＤ／Ａ変換回路
１２，１２ａ〜１２ｄ バッファ回路
１３，１３ｂ 第２のＤ／Ａ変換回路
１４ｂ，１４ｄ 制御信号生成回路
２０，４０ 抵抗網
１８０ 参照電圧生成回路
Ｄ５〜Ｄ０ デジタル入力信号
６０，１００，１１０，１６０，１７０ オペアンプ（増幅回路）
ＤＬ，ＳＣａ，ＳＣｂ，ＳＣａｘ，ＳＣｂｘ 制御信号
ＶＡ，ＶＢ，ＶＯＵＴ アナログ信号
ＶＲ 参照電圧

Claims (7)

1. デジタル入力信号に応じたアナログ信号を生成するＤ／Ａ変換器であって、
   複数のＤ／Ａ変換回路と、
   前記複数のＤ／Ａ変換回路の間にそれぞれ接続され、負帰還接続された増幅回路と、
   を有し、
   初段の前記Ｄ／Ａ変換回路には前記デジタル入力信号の最下位ビットを含む複数ビットのデジタル入力信号が供給され、他の前記Ｄ／Ａ変換回路には前段の前記Ｄ／Ａ変換回路のデジタル入力信号より上位側のデジタル入力信号が供給され、
   前記複数のＤ／Ａ変換回路はそれぞれ、
   対応するデジタル入力信号に応じたＲ−２Ｒラダー型の抵抗網と、
   前記抵抗網と第１電圧レベルの第１配線との間に接続され、２のべき乗の比率でトランジスタサイズが設定された複数の第１トランジスタと、
   前記抵抗網と第２電圧レベルの第２配線との間に接続され、２のべき乗の比率でトランジスタサイズが設定され、前記対応するデジタル入力信号に応じて前記複数の第１トランジスタに対してそれぞれ相補的にオンオフする複数の第２トランジスタと、
   を含むＤ／Ａ変換器。
2. 前記Ｒ−２Ｒラダー型の抵抗網はそれぞれ、
   第１ノードと出力ノードとの間に直列に接続された複数の第１抵抗と、
   前記第１抵抗の抵抗値の２倍の抵抗値に設定され、第１端子が前記第１抵抗に接続され、入力されるデジタル信号のビット数に対応する複数の第２抵抗と、
   前記第２抵抗と等しい抵抗値に設定され、前記第１ノードに第１端子が接続された第３抵抗と、
   を含み、
   初段の前記Ｄ／Ａ変換回路の前記第３抵抗の第２端子には前記第２電圧が供給され、
   他の前記Ｄ／Ａ変換回路の前記第３抵抗の第２端子には前記増幅回路の出力信号が供給される、
   ことを特徴とする請求項１に記載のＤ／Ａ変換器。
3. 前記増幅回路は、
   前段の前記Ｄ／Ａ変換回路から出力されるアナログ信号が供給され、負帰還接続された高電圧用の第１増幅回路と、
   前段の前記Ｄ／Ａ変換回路から出力されるアナログ信号が供給され、負帰還接続された低電圧用の第２増幅回路と、
   前記第１増幅回路の出力端子と後段のＤ／Ａ変換回路との間に接続された第１スイッチと、
   前記第２増幅回路の出力端子と後段のＤ／Ａ変換回路との間に接続された第２スイッチと、
   を含み、
   前記第１スイッチと前記第２スイッチは、前段の前記Ｄ／Ａ変換回路に対応するデジタル入力信号のうちの最上位ビットに応じて相補的にオンオフすること、
   を特徴とする請求項１又は２に記載のＤ／Ａ変換器。
4. 前記増幅回路は、
   前段の前記Ｄ／Ａ変換回路から出力されるアナログ信号が供給され、負帰還接続された高電圧用の第１増幅回路と、
   前段の前記Ｄ／Ａ変換回路から出力されるアナログ信号が供給され、負帰還接続された低電圧用の第２増幅回路と、
   前記第１増幅回路の出力端子と後段のＤ／Ａ変換回路との間に接続された第１スイッチと、
   前記第２増幅回路の出力端子と後段のＤ／Ａ変換回路との間に接続された第２スイッチと、
   を含み、
   複数の前記Ｄ／Ａ変換回路は、前記第１ノードと前記第２配線との間に接続され、対応するデジタル入力信号の最下位ビットに応答する第２トランジスタと同じトランジスタサイズを有する第３トランジスタを含み、
   初段の前記Ｄ／Ａ変換回路の前記第３トランジスタのゲート端子は前記第１配線に接続され、
   前段の前記Ｄ／Ａ変換回路に対応するデジタル入力信号に応じて後段のＤ／Ａ変換回路に含まれる前記第３トランジスタのゲート端子に供給する制御信号と、前記第１スイッチ及び前記第２スイッチを制御する制御信号を生成する制御信号生成回路を含み、
   前記第１スイッチと前記第２スイッチは、前段の前記Ｄ／Ａ変換回路に対応するデジタル入力信号のうちの最上位ビットに応じて相補的にオンオフすること、
   を特徴とする請求項２に記載のＤ／Ａ変換器。
5. 前記増幅回路は、
   前段の前記Ｄ／Ａ変換回路に対応するデジタル入力信号に応じて、前段の前記Ｄ／Ａ変換回路から出力されるアナログ信号を前記第１増幅回路と前記第２増幅回路の何れかに供給する第１切替回路と、
   前記第１電圧と前記第２電圧の間の電圧値の参照電圧を生成する参照電圧生成回路と、
   前記第１増幅回路及び前記第２増幅回路に対して、前記参照電圧を前記アナログ信号と相補的に供給する第２切替回路と、
   前段の前記Ｄ／Ａ変換回路に対応するデジタル入力信号に基づいて、前記第１切替回路と前記第２切替回路とをそれぞれ制御する制御信号を生成する制御信号生成回路を含むこと、
   を特徴とする請求項３又は４に記載のＤ／Ａ変換器。
6. デジタル入力信号に応じたアナログ信号を生成するＤ／Ａコンバータ回路であって、
   前記デジタル入力信号の最下位ビットを含む複数ビットの第１デジタル入力信号に応じて第１の電圧と第２の電圧との間の電圧差を分圧した電圧値の第１アナログ信号を出力するＲ−２Ｒラダー抵抗型の第１のＤ／Ａ変換回路と、
   前記第１アナログ信号が入力され、出力電圧が負帰還される増幅回路と、
   前記増幅回路の出力電圧をオフセット電圧とし、前記第１デジタル入力信号よりも上位側の複数ビットの第２デジタル入力信号に応じて前記第１の電圧と前記第２の電圧との間の電圧差を分圧した電圧と前記オフセット電圧に基づく電圧値の第２アナログ信号を出力するＲ−２Ｒラダー抵抗型の第２のＤ／Ａ変換回路と、
   を有するＤ／Ａ変換器。
7. デジタル入力信号に応じたアナログ信号を生成するＤ／Ａコンバータ回路であって、
   前記デジタル入力信号の最下位ビットを含む複数ビットの第１デジタル入力信号に対応するＲ−２Ｒラダー型の第１抵抗網と、前記第１デジタル入力信号に応答してオンオフし前記第１抵抗網に第１電圧又は第２電圧をそれぞれ供給する複数の第１トランジスタとを含み、前記第１デジタル入力信号に応じて第１の電圧と第２の電圧との間の電圧差を分圧した電圧値の第１アナログ信号を出力する第１のＤ／Ａ変換回路と、
   前記第１アナログ信号が入力され、出力電圧が負帰還される増幅回路と、
   前記増幅回路の出力電圧が供給される第２抵抗網であって、前記第１デジタル入力信号よりも上位側の複数ビットの第２デジタル入力信号に対応するＲ−２Ｒラダー型の第２抵抗網と、前記第２デジタル入力信号に応答してオンオフし前記第１電圧又は前記第２電圧を前記第２抵抗網にそれぞれ供給する複数の第２トランジスタとを含み、前記第２デジタル入力信号に応じて前記第１の電圧と前記第２の電圧との間の電圧差を分圧した電圧と、前記出力電圧に応じたオフセット電圧とに応じた電圧値の第２アナログ信号を出力する第２のＤ／Ａ変換回路と
   を有するＤ／Ａ変換器。