KR101767249B1 - 디지털 아날로그 변환기 및 이를 이용하는 소스 드라이버 - Google Patents

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Abstract

본 실시예에 의한 디지털 아날로그 변환기는: 톱 전압(top voltage)이 일단에 제공되고, 바텀 전압(bottom voltage)이 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltage) 들을 제공하는 레지스터 스트링(resister string)과, 레지스터 스트링에 일단이 전기적으로 연결되어 복수의 계조 전압들 중 어느 하나를 출력하는 패스 트랜지스터를 포함하는 복수의 패스 트랜지스터들 및 복수의 패스 트랜지스터들을 제어하는 디코더를 포함하며, 복수의 패스 트랜지스터들은 출력하는 계조 전압의 값에 따라 복수의 그룹들 중 어느 한 그룹에 포함되고, 어느 한 그룹에 포함된 패스 트랜지스터들은 출력하는 계조 전압에 따라 제1 그룹과 제2 그룹으로 나뉘어지며, 제1 그룹에 속하는 패스 트랜지스터와 제2 그룹에 속하는 패스 트랜지스터들은 서로 다른 타입을 가진다.

Description

디지털 아날로그 변환기 및 이를 이용하는 소스 드라이버{Digital Analog Converter and Source Driver Using the Same}
본 발명은 디지털 아날로그 변환기 및 이를 이용하는 소스 드라이버에 관한 것이다.
휴대전화와 타블렛 등은 사용자에게 정보를 표시하기 위한 디스플레이 유닛을 구비한다. 디스플레이 유닛은 디스플레이 패널과, 디스플레이 패널을 구동하기 위한 소스 드라이버(source driver)와, 게이트 드라이버(gate driver) 및 타이밍 콘트롤러(timing controller) 등의 회로를 포함하며 이들은 실리콘 기반의 CMOS 회로로 구현된다. 소스 드라이버는 입력 받은 디지털 비트에 상응하는 계조 전압을 형성하여 디스플레이 패널에 포함된 픽셀을 구동한다. 타이밍 콘트롤러와 소스 드라이버는 디스플레이 패널의 해상도와 특성에 따라 별도의 칩(chip)으로 형성되거나 또는 동일한 칩으로 형성될 수 있다.
일반적으로, 디스플레이를 구동하기 위한 게이트 드라이버, 타이밍 콘트롤러 및 소스 드라이버는 실리콘 기반의 CMOS 회로로 구현된다. CMOS 회로는 서로 상보적으로 동작하는 NMOS 소자와 PMOS 소자로 구성되며, 목적하는 기능을 수행하기 위하여는 적어도 제공되는 구동 전압과 접지 전압 사이의 전압차에서 파괴되지 않는 내압(voltage endurance)을 가져야 한다. 내압이 큰 소자는 채널 길이(length)와 채널 폭(channel width)이 커 내압이 작은 소자에 비하여 기판을 차지하는 면적이 크다. 일 예로, 디지털 로직 회로는 1.2V 또는 더 낮은 전압에서 동작하며, 수 십 nm의 채널 길이를 가진다. 이에 비하여 3V 전압 레인지(range)에서 동작하는 소자의 채널 길이는 대략 0.35μm이고, 8V 전압 레인지에서 동작하는 소자의 채널 길이는 1.2μm 에 근접한다.
소스 드라이버 칩 내부 감마 전압들로 발생되는 계조 전압 들은 수 볼트 이상의 신호 크기를 가지며, 입력 디지털 신호에 상응하는 작은 레벨의 미세 계조 값을 구현한다. 일반적으로 많이 사용되는 8bit 소스 드라이버의 경우, 총 256개의 계조값이 존재하며, 일례로 계조 전압의 상단, 하단 값이 각각 10V, 2V라 하면 평균적인 각 인접한 계조 전압값의 차이는 대략 32mV 이다. 감마 커브에 의해 실질적인 인접 계조간의 간격은 선형적이지 않다.
각 소스 드라이버 채널의 입력부에 사용되는 디지털-아날로그 변환기의 경우 최고 동작 전압에 맞추어 설계된다. 가령, 위의 경우, 10V까지 견디는 소자를 사용해 디지털 아날로그 변환기를 구현하며, 앞서 설명한 바와 같이 고전압에서 동작하는 소자의 경우 사이즈가 매우 크기 때문에, 소스 드라이버 칩의 면적이 커지는 문제를 가지고 있다.
본 실시예에 의한 디지털 아날로그 변환기는: 톱 전압(top voltage)이 일단에 제공되고, 바텀 전압(bottom voltage)이 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltage) 들을 제공하는 레지스터 스트링(resister string)과, 레지스터 스트링에 일단이 전기적으로 연결되어 복수의 계조 전압들 중 어느 하나를 출력하는 패스 트랜지스터를 포함하는 복수의 패스 트랜지스터들 및 복수의 패스 트랜지스터들을 제어하는 디코더를 포함하며, 복수의 패스 트랜지스터들은 출력하는 계조 전압의 값에 따라 복수의 그룹들 중 어느 한 그룹에 포함되고, 어느 한 그룹에 포함된 패스 트랜지스터들은 출력하는 계조 전압에 따라 제1 그룹과 제2 그룹으로 나뉘어지며, 제1 그룹에 속하는 패스 트랜지스터와 제2 그룹에 속하는 패스 트랜지스터들은 서로 다른 타입을 가진다.
본 실시예에 의한 디지털 아날로그 변환기는: 톱 전압(top voltage)이 일단에 제공되고, 바텀 전압(bottom voltage)이 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltage) 들을 제공하는 레지스터 스트링(resister string)과, 레지스터 스트링에 일단이 전기적으로 연결되어 복수의 계조 전압들 중 어느 하나를 출력하는 패스 트랜지스터를 포함하는 복수의 패스 트랜지스터들 및 복수의 패스 트랜지스터들을 제어하는 디코더를 포함하며, 복수의 패스 트랜지스터들은 출력하는 계조 전압의 값에 따라 복수의 그룹들 중 어느 한 그룹에 포함되며, 동일한 그룹에 포함된 패스 트랜지스터들은 동일한 타입이다.
본 실시예에 의한 디지털 아날로그 변환기는 입력된 디지털 정보에 상응하는 아날로그 신호를 제공하는 디지털 아날로그 변환기로, 디지털 아날로그 변환기는: 톱 전압(top voltage)이 일단에 제공되고, 바텀 전압(bottom voltage)이 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltage) 들을 제공하는 레지스터 스트링(resister string)과, 복수의 계조 전압들 중 어느 하나를 출력하며, 출력하는 계조 전압에 따라 복수의 그룹으로 배치된 복수의 패스 트랜지스터들과, 복수의 패스 트랜지스터들을 제어하는 디코더를 포함하며, 디코더는 그룹별로 서로 다른 상한 전압과 하한 전압에서 스윙하는 복수의 제어 신호들을 형성하여 복수의 패스 트랜지스터들을 제어한다.
본 실시예에 의한 소스 드라이버는: 디지털 신호를 제공받는 디코더와, 복수의 계조 전압들을 제공하는 레지스터 스트링 및 디지털 신호에 상응하는 계조 전압을 출력하는 복수의 패스 트랜지스터를 포함하는 디지털 아날로그 변환기 및 디지털 아날로그 변환기가 출력하는 계조 전압을 증폭하여 제공하는 버퍼 증폭기를 포함하고, 복수의 패스 트랜지스터들은 출력하는 계조 전압에 따라 복수의 그룹들 중 어느 하나에 배치되며, 그룹에 포함된 패스 트랜지스터의 개수는 2의 거듭제곱으로 표시되지 않는다.
본 실시예에 의한 소스 드라이버는: 디지털 신호를 제공받는 디코더와, 복수의 계조 전압들을 제공하는 레지스터 스트링 및 디지털 신호에 상응하는 계조 전압을 출력하는 복수의 패스 트랜지스터를 포함하는 디지털 아날로그 변환기 및 디지털 아날로그 변환기가 출력하는 계조 전압을 증폭하여 제공하는 버퍼 증폭기를 포함하고, 복수의 패스 트랜지스터들은 출력하는 계조 전압에 따라 복수의 그룹들 중 어느 하나에 배치되며, 그룹에 포함된 패스 트랜지스터의 개수는 2의 거듭제곱으로 표시된다.
본 실시예에 의하면 웰 바이어싱을 통하여 작은 사이즈를 가지는 소자로 디지털 아날로그 변환기 및 소스 드라이버를 형성하므로 보다 작은 다이 면적을 가지는 디지털 아날로그 변환기 및 소스 드라이버를 형성할 수 있다는 장점이 제공된다.
도 1은 디스플레이 시스템의 구조를 개요적으로 도시한 도면이다.
도 2는 본 실시예에 의한 소스 드라이버(source driver)의 개요를 도시한 블록도이다.
도 3은 본 실시예에 의한 소스 드라이버가 형성된 실리콘 기판의 단면을 개요적으로 도시한 도면이다.
도 4는 일 실시예에 의한 디지털 아날로그 변환기를 설명하기 위한 개요적 도면이다.
도 5는 다른 실시예에 의한 디지털 아날로그 변환기의 예시적 회로도이다.
도 6은 본 실시예에 의한 디코더의 게이트 구동 신호를 제공하는 게이트 구동회로의 개요를 도시한 블록도이다.
도 7은 어느 한 비트의 게이트 구동 신호를 형성하는 게이트 구동 회로의 개요적 회로도이다.
도 8은 디지털 입력 신호를 받아 256개의 서로 다른 계조 전압을 출력하는 디지털 아날로그 변환기 실시예의 개요를 도시한 도면이다.
도 9는 8비트의 디지털 입력 신호를 받아 256개의 서로 다른 계조 전압들 중 디지털 입력 신호에 상응하는 계조 전압을 출력하는 디지털 아날로그 변환기의 또 다른 실시예의 개요를 도시한 도면이다.
도 10은 프리 차지 회로를 구비한 소스 드라이버를 개요적으로 도시한 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시의 실시예들을 설명하기 위하여 사용되는 “ 및/또는”이라는 표현은 각각 과 모두를 지칭하는 것으로 사용된다. 일 예로, “A 및/또는 B ”라는 기재는 “A, B 그리고 A와 B 모두”를 지칭하는 것으로 이해되어야 한다.
본 개시의 실시예들을 설명하기 위하여 참조되는 도면은 설명의 편의 및 이해의 용이를 위하여 의도적으로 크기, 높이, 두께 등이 과장되어 표현되어 있으며, 비율에 따라 확대 또는 축소된 것이 아니다. 또한, 도면에 도시된 어느 구성요소는 의도적으로 축소되어 표현하고, 다른 구성요소는 의도적으로 확대되어 표현될 수 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
본 개시의 실시예를 설명하는데 있어 동일하거나, 유사한 기능을 수행하는 복수의 요소들을 구별할 필요가 있다고 판단되는 경우에 a, b 및 c 또는 1, 2 및 3 등의 부호를 부기하여 설명하나, 복수의 요소를 구별할 필요가 없거나, 요소들 전체를 지칭하여 설명하고자 하는 경우에는 부기된 부호를 제거하여 설명할 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 실시예를 설명한다. 도 1은 디스플레이 시스템의 구조를 개요적으로 도시한 도면이다. 도 1을 참조하면, 본 실시예에 의한 디스플레이 시스템은 디스플레이 패널, 게이트 드라이버(gate driver), 소스 드라이버(source driver, 10a, 10b, ...,10n)를 포함하며, 디스플레이 시스템의 해상도 및 특성에 따라, 외부로부터 인가되는 화면 소스의 특성을 변화시키거나 구동 시점을 조절하는 타이밍 콘트롤러(timing controller)를 포함한다. 디스플레이 패널의 특성에 따라 타이밍 콘트롤러(timing controller)와 소스 드라이버(10a, 10b, ..., 10n)는 별개의 칩으로 형성될 수 있으며, 예시된 도면과 같이 타이밍 제어부(timing controller)와 소스 드라이버(10a, 10b, ..., 10n)는 원 칩(one chip)으로 구현될 수 있다.
도 2는 본 실시예에 의한 소스 드라이버(source driver, 10)의 개요를 도시한 블록도이다. 도 2를 참조하면, 소스 드라이버(10)는 시프트 레지스터(shift register), 데이터 래치(data latch), 샘플/홀드 레지스터(S/H register), 게이트 구동회로(gate driver circuit, 100), 디지털 아날로그 변환기(DAC, 200) 및 증폭기(amplifier, 300)를 포함한다. 일 예로, 증폭기(300)는 단위 이득을 가지는 버퍼(buffer)일 수 있다.
시프트 레지스터(shift register)는 입력되는 스타트 펄스(SP)를 순차적으로 시프트하여 출력한다. 데이터 래치(data latch)는 화상 데이터(data)를 래치 업(latch up)하여 제공하며, 샘플/홀드 레지스터(S/H register)는 래치 업된 화상 신호를 스타트 펄스(SP)에 따라 샘플하고 샘플된 데이터를 홀드(hold)하여 게이트 구동회로(gate drive circtui, 100)에 제공한다.
게이트 구동회로(100)는 디지털 비트들을 제공받아 서로 다른 상한 전압과 하한 전압 사이에서 스윙하는 출력 신호들을 제공한다. 디지털 아날로그 변환기(DAC, 200)는 일 예로, 감마 전압(gamma voltage)을 제공받고, 게이트 구동회로(100)가 제공한 출력 신호를 아날로그 신호로 변환하여 제공하며, 증폭기(300)는 아날로그 신호를 증폭하고 디스플레이 패널에 제공하여 입력된 데이터(data)에 상응하는 화상을 표시하도록 한다. 다른 예로, 디지털 아날로그 변환기(200)은 상한 전압으로 감마 전압의 상한값에 상한 헤드룸 전압(upper headroom voltage)이 가산된 전압이 제공되고, 하한 전압으로 감마 전압의 하한값에 하한 헤드룸 전압(lower headroom voltage)을 감산한 전압이 제공된다.
도 3은 본 실시예에 의한 소스 드라이버가 형성된 실리콘 기판의 단면을 개요적으로 도시한 도면이다. 소스 드라이버(10)는 반도체 기판(sub)에 형성될 수 있다. 도 3으로 도시된 예에 의하면 반도체 기판은 P 형 불순물(P type dopant)로 도핑될 수 있다. 반도체 기판은 해당 영역에 위치한 회로가 구동되는 전압 범위 및/또는 입력과 출력하는 신호의 전압 범위에 따라 저전압 영역, 고전압 영역 및 중간 전압 영역등과 같이 복수의 영역으로 구분될 수 있다. 일 예로, 저전압 영역(Low Voltage Area)에는 디지털 회로 등과 같이 비교적 낮은 전압으로 동작되는 회로들이 형성된다. 고전압 영역(High Voltage Area)에는 회로에 전력을 공급하는 파워부(도 1, power 참조) 및 게이트 회로 구동에 사용되는 레벨 시프터 등이 형성될 수 있으며, 중간 전압 영역(Mid Voltage Area)에는 저전압 영역과 고전압 영역의 중간 전압 영역에서 동작하는 회로들이 배치된다. 일 예로, 저전압 영역에 배치된 디지털 회로들이 제공하는 디지털 신호인 이미지 데이터를 제공받아 디지털 아날로그 변환기를 구동하기에 충분한 전압으로 신호의 레벨을 시프트하는 게이트 구동회로(100, 도 2 참조)와, 게이트 구동회로에 의하여 구동되어 이미지 데이터에 상응하는 계조 전압을 형성하는 디지털 아날로그 변환기(200, 도 2 참조) 및 증폭기(300) 등이 중간 전압 영역(Mid Voltage Area)에 위치한다.
저전압 영역(Low Voltage Area)과 중간 전압 영역(Mid Voltage Area)은 트리플 웰 구조(triple well structure)로 형성된다. 트리플 웰 구조는 P형 기판에 형성된 깊은 N 웰(DNW, Deep N Well)과, 깊은 N 웰(DNW)에 PMOS 트랜지스터가 배치되는 N 웰(NW)과 NMOS 트랜지스터가 배치되는 P 웰(PW)을 포함한다. 도시되지 않은 트리플 웰의 실시예에 의하면, P 웰이 깊은 N 웰(DNW)에 형성되고, P 웰 내에 PMOS 트랜지스터가 배치되는 N 웰이 형성된 구조를 가진다.
저전압 영역(Low Voltage Area)에 배치된 회로에는 고전압 영역(High Voltage Area) 및 중간 전압 영역(Mid Voltage Area)에 제공되는 구동 전압에 비하여 낮은 구동 전압이 제공된다. 도 3으로 도시된 실시예에 의하면 저전압 영역(Low Voltage Area)은 낮은 구동 전압(VLV,H, VLV,L)으로 구동되는 회로가 배치된다. 낮은 구동 전압쌍(VLV,H, VLV,L)으로 구동되는 회로가 배치된 영역 내의 N 웰(NW)과 P 웰(PW)은 각각 VLV,H, VLV,L 로 바이어스 된다. 일 예로, 낮은 구동 전압 VLV,H와 VLV,L은 각각 1.2V와 0V 이다. 다른 예로, 낮은 구동 전압 VLV,H와 VLV,L은 각각 1.8V와 0V 이다. 도시되지 않은 다른 실시예에 의하면 저전압 영역에는 복수의 낮은 구동 전압쌍으로 구동되는 회로가 배치되는 복수의 영역이 위치할 수 있다.
고전압 영역(High Voltage Area)에는 고전압 N 웰 (HNW, High voltage N Well)과 고전압 P 웰(HPW, High voltage P Well)이 위치한다. 고전압 N 웰(HNW)과 고전압 P 웰(HPW)에는 높은 전압에서 파괴되지 않도록 저전압 영역(Low Voltage Area)에 위치하는 소자들에 비하여 채널 길이(channel length)와 채널 폭(channel width)이 커서 큰 면적으로 형성된 PMOS 소자와 NMOS 소자들이 위치한다. 고전압 영역(High Voltage Area)에 포함된 고전압 N 웰(HNW)과 고전압 P 웰(HPW)에는 각각 고전압 구동 전압인 VHV,H와 VHV,L 가 제공된다. 일 예로, 고전압 구동 전압인 VHV,H와 VHV,L 는 각각 10V, -10V일 수 있다.
중간 전압 영역(Mid Voltage Area)은 트리플 웰 구조를 가지며, 트리플 웰 구조에 포함된 N 웰(NW)과 P 웰(PW)에는 각각 PMOS 소자와 NMOS 소자가 배치된다. 도 3으로 도시된 실시예에 의하면 중간 전압 구동 영역에는 제1 중간 전압(VMVa,H, VMVa,L)이 제공되는 N 웰과 P 웰이 위치하는 영역과, 제2 구동 전압(VMVb,H, VMVb,L)이 제공되는 N 웰과 P 웰이 위치하는 영역을 포함한다.
도 4는 일 실시예에 의한 디지털 아날로그 변환기(200)를 설명하기 위한 개요적 도면이다. 비록 도 4 및 도 5는 디지털 아날로그 변환기(200)가 8 비트 디지털 입력(D0:D7)을 제공받아 256개의 계조 전압들(v0, v1, ..., v255) 중 디지털 입력에 상응하는 어느 하나의 계조 신호를 출력하는 구성을 개시하고 있으나, 이는 명확한 설명을 위한 예시일 따름으로 본 발명의 기술적 사상을 한정하기 위함은 아니다.
도 4를 참조하면, 본 실시예에 따른 디지털 아날로그 변환기(200)는 톱 전압(top voltage, VT)이 일단에 제공되고, 바텀 전압(bottom voltage, VB)이 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltage) 들을 제공하는 레지스터 스트링(resister string, 210)과, 레지스터 스트링에 일단이 전기적으로 연결되어 복수의 계조 전압들 중 어느 하나를 출력하는 패스 트랜지스터를 포함하는 복수의 패스 트랜지스터들(220) 및 복수의 패스 트랜지스터들을 제어하는 디코더(230)를 포함하며, 복수의 패스 트랜지스터들(220)은 출력하는 계조 전압의 값에 따라 복수의 그룹들 중 어느 한 그룹에 포함된다.
도 4로 도시된 실시예에서, 바텀 전압(VB)이 가장 낮은 계조 전압인 v0로 제공되는 예를 도시하고 있으나, 바텀 전압(VB)이 제공되는 노드(node)와 가장 낮은 계조 전압(v0)이 제공되는 노드 사이에 하나 이상의 저항이 존재하여 바텀 전압(VB)값과 가장 낮은 계조 전압 v0의 전압값이 서로 상이할 수 있다. 또한, 톱 전압(VT)이 가장 높은 계조 전압인 v255로 제공되는 예를 도시하고 있으나, 톱 전압(VT)값과 가장 높은 계조 전압 v255의 전압값이 서로 상이할 수 있다.
레지스터 스트링(210)은 상호 연결된 복수의 저항들을 포함하며, 레지스터 스트링(210)의 일단에는 톱 전압(top voltage, VT)이 제공되고, 타단에는 바텀 전압(bottom voltage, VB)이 제공된다. 레지스터 스트링(210)은 톱 전압(VT)과 바텀 전압(VB)을 분압하여 형성된 전압들을 계조 전압(gradation voltage, v0, v1, ..., v255)으로 제공한다.
일 실시예에서, 상호 연결된 복수의 저항들에 의하여 형성되는 계조 전압들(v0, v1, ..., v255)에서 서로 인접한 계조 전압들 사이의 전압차는 서로 동일할 수 있다. 예를 들면, 톱 전압(VT)이 7.5V이고, 바텀 전압(VB)이 0.5V이면, 레지스터 스트링(210)의 일단과 타단 사이에는 7V의 전압차가 제공되고, 서로 인접한 계조 전압들 사이에는 27.45mV 가량의 전위차가 형성된다.
다른 실시예에서, 레지스터 스트링(210)에 의하여 제공되는 계조 전압들 사이의 전압차는 서로 상이하다. 이미지 디스플레이 패널의 특성에 따라 디스플레이 패널에 포함된 픽셀의 밝기는 픽셀에 제공되는 전압과 비선형적 관계가 있을 수 있다. 따라서, 픽셀의 밝기와 계조 전압의 조절을 위하여 높은 전압 영역에서 계조 전압들 사이의 간격은 27.45mV에 비하여 작고, 낮은 전압 영역에서의 계조 전압들 사이의 간격은 27.45mV에 비하여 더 크게 형성될 수 있다.
패스 트랜지스터들(220)은 각각 일단에 계조 전압(v0, v1, ..., v255)이 제공되고, 디코더(230)가 제공하는 제어 신호로 제어되어 일단에 연결된 계조 전압을 출력하거나 차단한다. 패스 트랜지스터들(220)은 통과시키는 계조 전압에 따라 그룹지어져 위치하며, 같은 그룹에 속하는 패스 트랜지스터들은 동일한 웰에 위치한다. 도 4의 P 웰(PW1)에는 단일한 NMOS 패스 트랜지스터를 이용하는 것으로 도시되어 있으나, 이는 단순한 예시일 따름이며, 직렬, 병렬 또는 직병렬로 연결된 복수의 패스 트랜지스터들을 이용하여 하나의 계조 전압을 출력할 수 있다.
디코더(230)는 디지털 신호(D[0:7])를 제공받고 패스 트랜지스터들을 구동하기에 충분한 정도로 레벨을 시프트하고, 디코딩하여 패스 트랜지스터들을 제어하는 신호를 제공한다. 일 예로, 디코더(230)는 구동하고자 하는 패스 트랜지스터에 따라 서로 다른 상한 전압과 하한 전압 사이를 스윙하는 신호들 중 어느 하나를 패스 트랜지스터들의 게이트 전극에 제공하여 패스 트랜지스터들을 제어한다.
도 4로 도시된 실시예에서, 복수의 계조 전압들은 복수의 그룹들(G1, G2, G3)로 그룹지어지고, 각 그룹에 속한 복수의 계조 전압들은 다시 높은 전압 그룹과 낮은 전압 그룹으로 분할되어 높은 전압 그룹에 속한 계조 전압들은 N 웰에 위치하는 PMOS 패스 트랜지스터로 출력되고, 낮은 계조 전압 그룹에 속한 계조 전압들은 P 웰에 위치하는 NMOS 패스 트랜지스터들로 출력되도록 구성된다.
일 실시예로, 계조 전압들을 복수의 그룹으로 분할한 후, 분할되지 않은 나머지 계조 전압을 낮은 전압 그룹과 높은 전압 그룹으로 나누어 배치 하지 않는 것이 다이 면적(die area) 측면에서 유리할 수 있다. 이러한 경우에 나머지 계조 전압들을 출력하는 패스 트랜지스터들을 하나의 웰에 배치한다. 일 예로, 도 4에 도시된 바와 같이 계조 전압 들을 v0~vm까지의 계조 전압들을 계조 전압값에 따라 두 개의 그룹(G1, G2)으로 분할하고, 각 그룹을 높은 전압 그룹과 낮은 전압 그룹으로 분할한 경우에, 나머지 vm +1~v255까지의 계조 전압들의 개수가 적어 높은 전압 그룹과 낮은 전압 그룹으로 분할하기에 적절하지 않을 수 있다. 이러한 경우에는 도시된 바와 같이 vm +1~v255까지의 계조 전압들을 하나의 웰인 NW3에 위치하는 PMOS 패스 트랜지스터들로 제공하도록 구성할 수 있다.
도시되지 않은 다른 예로, v255~vj +1까지의 계조 전압들을 두 그룹(G1, G2)으로 나누어 각 그룹별로 포함된 높은 전압 그룹과 낮은 전압 그룹으로 배치하고, 나머지 계조 전압인 v0~vj을 PW1에 위치하는 NMOS 패스 트랜지스터들로 제공하는 것도 가능하다.
도 4로 도시된 실시예에서 v0 ~ vk의 계조 전압 그룹(G1)을 v0~ vj 의 낮은 전압 그룹과 vj +1~vk 의 높은 전압그룹으로 나누어 낮은 전압 그룹에 속한 계조 전압들은 PW1에 위치하는 NMOS 패스 트랜지스터들이 출력하고, 높은 전압 그룹에 속한 계조 전압들은 NW1에 위치하는 PMOS 패스 트랜지스터들이 출력하도록 한다. vk +1~vm의 계조 전압 그룹(G2)은 vk +1~ vl의 낮은 전압 그룹과 vl +1~ vm의 높은 전압 그룹으로 나뉘고, 낮은 전압 그룹에 속한 계조 전압들은 PW2에 위치하는 NMOS 패스 트랜지스터들이 출력하고, 높은 전압 그룹에 속한 계조 전압들은 NW2에 위치하는 PMOS 패스 트랜지스터들이 출력하도록 한다. 하나의 계조 전압 그룹에 포함된 계조 전압들 중에서 최대 계조 전압을 N 웰의 웰바이어스 전압으로 제공하고, 최소 계조 전압을 P 웰의 웰바이어스 전압으로 제공한다.
나머지 vm +1~v255 의 계조 전압 그룹(G3)을 다시 낮은 전압 그룹과 높은 전압 그룹으로 분할하는 것이 다이 면적의 측면에서 바람직하지 않은 경우에는 이들을 NW3에 위치하는 PMOS 패스 트랜지스터로 출력하도록 한다. 또한, 최대 계조 전압인 v255를 NW3의 웰 바이어스 전압으로 제공한다.
계조 전압 v0 ~ vj 을 제공하는 패스 트랜지스터들이 위치하는 N 웰(NW1)과 vj+1~vk을 제공하는 패스 트랜지스터들이 위치하는 P 웰(PW1)은 같은 깊은 웰(DNW1)에 포함된다. 서로 다른 깊은 웰 사이의 간격은 N 웰과 P 웰 사이의 간격에 비하여 크다. 따라서, N 웰과 P 웰을 동일한 깊은 웰에 형성하면 소자의 동작에 영향을 미치지 않고, N 웰과 P 웰을 서로 다른 깊은 웰에 배치하는 경우에 비하여 다이 사이즈를 감소시킬 수 있다. N 웰(NW1)은 웰 바이어스 전압 VNW1으로 바이어스 되고, N 웰(NW1)에 배치된 PMOS 트랜지스터들의 바디 전극들은 N 웰(NW1)에 전기적으로 연결되어 웰 바이어스 전압 VNW1이 제공된다. P 웰(PW1)은 웰 바이어스 전압 VPW1으로 바이어스 되고, P 웰(PW1)에 배치된 NMOS 트랜지스터들의 바디 전극들은 P 웰(PW1)에 전기적으로 연결되어 웰 바이어스 전압 VPW1이 제공된다.
계조 전압 vk+1 ~ vl 을 제공하는 패스 트랜지스터들이 위치하는 P 웰(PW2)에는 웰 바이어스 VPW2가 제공되어 P 웰(PW2)에 위치하는 NMOS 트랜지스터들의 바디 전극에 웰 바이어스 VPW2가 제공된다. 계조 전압 vl+1 ~ vm 을 제공하는 패스 트랜지스터들이 위치하는 N 웰(NW2)에는 웰 바이어스 VNW2가 제공되어 N 웰(NW2)에 위치하는 PMOS 트랜지스터들의 바디 전극에 웰 바이어스 VNW2가 제공된다. 계조 전압 vm+1 ~ v255를 제공하는 패스 트랜지스터들이 위치하는 N 웰(NW3)에는 웰 바이어스 VNW3가 제공되어 N 웰(NW3)에 위치하는 PMOS 트랜지스터들의 바디 전극에 웰 바이어스 VNW3가 제공된다.
계조 전압 vm +1 ~ v255를 제공하는 패스 트랜지스터들은 PMOS 패스 트랜지스터들로, N 웰(NW3)에 위치하며, N 웰(NW3)에는 웰 바이어스 VNW3가 제공되어 N 웰(NW3)에 위치하는 PMOS 트랜지스터들의 바디 전극에는 웰 바이어스 VNW3가 제공된다. N 웰(NW3)은 깊은 웰(DNW3)에 위치한다. 도시되지 않은 다른 실시예에 의하면 NMOS 패스 트랜지스터를 이용하여 vm +1 ~ v255를 제공할 수 있으나, 패스 트랜지스터를 제어하기 위하여는 최대 계조 전압에 비하여 적어도 문턱 전압 이상의 전압이 게이트에 제공되어야 하므로, 고전압 형성을 위하여 높은 내압을 가지는 커다란 사이즈를 가지는 소자를 이용하여 추가적인 회로를 형성하여야 하는 부담이 있을 수 있다.
위에 설명된 실시예에서, 계조 전압 v0~vm을 제공하는 패스 트랜지스터들을 서로 다른 그룹으로 하여 각 그룹 별로 깊은 웰에 배치하고, 나머지 계조 전압 vm+1~v255를 제공하는 패스 트랜지스터를 하나의 깊은 웰에 배치하였으나, 도시되지 않은 실시예에서, v255~vj +1을 제공하는 패스 트랜지스터 들을 그룹지어 서로 다른 깊은 웰에 배치하나, v0~vj 를 제공하는 패스 트랜지스터를 NMOS 패스 트랜지스터로 형성하여 동일한 깊은 웰에 배치하고, 상기 깊은 웰에 포함된 P 웰에 배치한다. v0~vj 를 제공하는 패스 트랜지스터를 NMOS 패스 트랜지스터로 형성하면 패스 트랜지스터를 턴온하기 위하여 제공되는 전압은 최대 계조 전압에 비하여 적어도 문턱 전압 이상의 전압이면 충분하며, PMOS 패스 트랜지스터로 형성하였을 때 바텀 전압(VB)보다 낮은 전압 형성을 위한 추가적인 회로를 형성하여야 하는 부담을 감소시킬 수 있다.
일 실시예에서, 동일한 깊은 웰에 위치하는 P 웰과 N 웰은 각각 깊은 웰에 위치하는 패스 트랜지스터들이 제공하는 최소 계조 전압과 최대 계조 전압으로 웰 바이어스 된다. 일 예로, P 웰(PW1)에 제공되는 웰 바이어스 전압 VPW1은 깊은 웰 DNW1에 위치하는 패스 트랜지스터들이 제공하는 계조 전압들 중 최소 계조 전압인 v0이며, N 웰(NW1)에 제공되는 웰 바이어스 전압 VNW1은 깊은 웰 DNW1에 위치하는 패스 트랜지스터들이 제공하는 계조 전압들 중 최대 계조 전압인 vk이다. 깊은 웰 DNW2에 포함된 P 웰(PW2)과 N 웰(NW2)에 제공되는 웰 바이어스 전압 VPW2와 VNW2는 각각 vk +1과 vm 이며, DNW3에 포함된 N 웰(NW3)에 제공되는 웰 바이어스 전압 VNW3는 v255 이다. 일 실시예에서, DNW1, DNW2 및 DNW3는 각각의 깊은 웰에 포함된 N웰에 제공되는 웰 바이어스 전압으로 바이어스될 수 있다.
일 실시예에서, 웰 바이어스를 위한 별도의 전원을 두어 웰 바이어스 전압을 제공할 수 있다. 다른 실시예에서, 웰 바이어스로 제공되는 전압은 계조 전압을 제공하는 레지스터 스트링에서 목적하는 전압을 제공하는 부분에서 버퍼링하여 목적하는 웰에 바이어스를 제공할 수 있다.
디지털 아날로그 변환기의 동작을 살펴본다. 일 예로, v0는 0.5V, vj는 1.5V, vj +1은 1.527V, vk는 3V, vk +1은 3.027V, vl은 4.5V, vl +1은 4.527V, vm은 6V, vm+1은 6.027V 및 v255는 7.5V라고 가정한다. VPW1은 v0인 0.5V가 제공되고, VNW1 은 vk인 3V가 제공되며, VPW2는 vk +1인 3.027V가 제공되고, VNW2 은 vm인 6V가 제공되며, VNW3는 v255인 7.5V가 제공된다. 또한, 깊은 웰 DNW1, DNW2 및 DNW3에 배치된 패스 트랜지스터들은 모두 전극간 전위차 3V의 내압을 가지는 소자로 구현하는 것을 예시하며, NMOS 패스 트랜지스터의 문턱 전압(threshold voltage)은 0.3V 이고, PMOS 패스 트랜지스터의 문턱 전압은 -0.3V 인 것을 가정한다.
같은 계조 그룹에 속하는 계조 전압들의 최대 전압과 최소 전압을 각각 N 웰과 P 웰의 웰 바이어스 전압으로 제공하고, 계조 전압들의 최대 전압과 최소 전압 사이에서 스윙하는 제어신호를 제공하여 깊은 웰에 배치된 패스 트랜지스터들을 제어할 수 있다.
일 예로, P 웰(PW1)에 포함된 NMOS 패스 트랜지스터들과 N 웰(NW1)에 포함된 PMOS 패스 트랜지스터들은 P 웰(PW1)을 포함하는 깊은 웰(DNW1)에 배치된 패스 트랜지스터들이 제공하는 가장 낮은 계조 전압인 vo의 전압인 0.5V 와 가장 높은 계조 전압인 3V 사이에서 스윙하는 제어 신호(C1)에 의하여 제어된다. 계조 전압 vj를 제공하는 NMOS 패스 트랜지스터의 게이트에 3V가 제공되면 게이트-소스 전압은 3V-1.5V=1.5v로 형성되며, 문턱 전압보다 크므로 NMOS 패스 트랜지스터는 턴 온된다. 문턱 전압인 0.3V를 초과하는 전압인 1.2V는 과구동 전압(overdrive voltage)으로, NMOS 패스 트랜지스터를 과구동(overdrive)하여 NMOS 패스 트랜지스터의 드레인 소스 사이의 턴 온 저항 특성을 향상시킨다. 반면에, 동일한 NMOS 패스 트랜지스터의 게이트에 0.5V가 제공되면 게이트-소스 전압은 0.5V-1.5V = -1.0V이며 이는 문턱 전압보다 작으므로 NMOS 패스 트랜지스터는 턴 오프된다.
계조 전압 vj +1을 제공하는 PMOS 패스 트랜지스터의 게이트에 3V를 제공하면 게이트-소스 전압은 3V-1.527V = 1.473V이고, 문턱 전압인 -0.3V 보다 크므로 PMOS 패스 트랜지스터는 턴 오프 된다. 동일한 PMOS 패스 트랜지스터의 게이트에 0.5V를 제공하면 게이트-소스 전압은 0.5V-1.527V = -1.027V이고, 문턱 전압인 -0.3V 보다 작으므로 해당 PMOS 패스 트랜지스터는 턴 온된다. 문턱 전압과의 차이인 -0.727V는 PMOS 트랜지스터를 과구동하는 과구동 전압으로, PMOS 트랜지스터의 드레인 소스 사이의 턴 온 저항을 감소시켜 소자의 특성을 향상시킨다.
DNW2에 포함된 NW2와 PW2에는 각각 DNW2에 위치하는 패스 트랜지스터들이 제공하는 계조 전압들 중 최대 계조 전압 vm인 6V와 최소 계조 전압인 vk +1인 3.027V가 웰 바이어스로 제공된다. 디코더는 DNW2에 위치하는 패스 트랜지스터들에게 3.027V와 6V 사이에서 스윙하는 제어 신호 C2를 제공하여 제어한다. 계조 전압 vk +1을 제공하는 NMOS 트랜지스터의 게이트에 3.027V의 제어 신호가 제공되면, 게이트 소스 전압은 3.027V-3.027V=0 이며, 문턱 전압값보다 작으므로 NMOS 트랜지스터는 턴 오프된다. 그러나, NMOS 트랜지스터의 게이트에 6V의 제어 신호가 제공되면, 게이트 소스 전압은 6V-3.027V=2.973V로 문턱 전압값보다 크므로 NMOS 트랜지스터는 턴 온 된다. 상술한 바와 같이, 문턱 전압을 초과하는 전압은 NMOS 트랜지스터를 과구동하기 위한 전압으로, 패스 트랜지스터의 턴 온 특성을 향상시킨다.
계조 전압 vm을 제공하는 PMOS 패스 트랜지스터의 게이트에 제어 신호 C2의 최소 전압인 3.027V가 제공되면, PMOS 트랜지스터의 게이트 소스 전압은 3.027V-6V= -2.973V로 문턱 전압보다 작으므로 PMOS 트랜지스터는 턴 온된다. 상술한 바와 같이, 문턱 전압 미만의 전압은 PMOS 트랜지스터를 과구동하기 위한 전압으로, 패스 트랜지스터의 턴 온 특성을 향상시킨다. 그러나, PMOS 트랜지스터의 게이트에 6V의 제어 신호가 제공되면, 게이트 소스 전압은 6V-6V=0으로 문턱 전압값보다 크므로 PMOS 트랜지스터는 턴 오프 된다.
DNW3에 포함된 NW3에는 DNW3에 위치하는 패스 트랜지스터들이 제공하는 계조 전압들 중 최대 계조 전압 v255인 7.5V가 웰 바이어스로 제공된다. DNW3에 위치하는 패스 트랜지스터들을 제어하는 제어 신호 C3는 NW3의 웰 바이어스 전압인 7.5V와, NW3에 포함된 패스 트랜지스터가 제공하는 계조 전압의 최소 전압에서 적어도 문턱 전압만큼 더 작은 전압 사이에서 스윙하는 신호이다. 일 예로, 제어 신호 C3는 NW3에 포함된 패스 트랜지스터가 제공하는 계조 전압의 최소인 vm +1인 6.027V에서 적어도 문턱 전압만큼 더 작은 전압인 5.727V 이하의 전압과 7.5V 사이에서 스윙하는 전압이다. 일 예로, 제어 신호 C3는 NW3에 포함된 패스 트랜지스터들을 과구동하는 과구동전압을 더하여 형성된 상기 5.727V보다 작은 전압과 7.5V 사이에서 스윙하는 전압일 수 있다.
계조 전압 vm +1을 제공하는 PMOS 패스 트랜지스터의 게이트에 제어 신호 C3의 최대 전압인 7.5V가 제공되면 PMOS 패스 트랜지스터의 게이트 소스 전압은 7.5V-6.027V=1.473V이며, 문턱 전압보다 크므로 패스 트랜지스터는 턴 오프된다. 그러나, 제어 신호 C3의 최소 전압인 5.727V 이하의 전압이 제공되면 게이트 소스 전압은 5.727V-6.027V=-0.3V 이하로 형성되므로 PMOS 패스 트랜지스터는 턴 온된다. 디코더는 제어 신호 C3의 최소 전압에 음의 과구동 전압을 더한 전압을 제공하여 PMOS 패스 트랜지스터의 턴 온 특성을 향상시킬 수 있다.
또한, 계조 전압 v255를 제공하는 패스 트랜지스터의 게이트에 제어 신호 C3의 최대 전압인 7.5V를 제공하면 PMOS 패스 트랜지스터의 게이트 소스 전압은 7.5V-7.5V=0V이며, 문턱 전압보다 크므로 패스 트랜지스터는 턴 오프된다. 그러나, 제어 신호 C3의 최소 전압인 5.727V 이하의 전압이 제공되면 게이트 소스 전압은 5.727V-7.5V=-1.773V로 -0.3V이하로 형성되므로 PMOS 패스 트랜지스터는 턴 온된다.
즉, 계조 전압 그룹 G3에서와 같이 계조 전압들을 높은 전압 그룹과 낮은 전압 그룹으로 나누지 않고 PMOS 패스 트랜지스터 타입으로 출력하도록 형성한 경우에, 디코더는 계조 전압 그룹에 속한 최소 계조 전압에서 PMOS 패스 트랜지스터의 문턱 전압과 PMOS 트랜지스터의 과구동 전압의 합에 상응하는 전압과 계조 전압 그룹에 속한 최대 계조 전압 사이를 스윙하는 제어 신호로 PMOS 패스 트랜지스터들을 제어할 수 있다. 예컨대, 계조 전압 그룹에 속한 최대 계조 전압은 8V이고, 최소 계조 전압은 6.5V이며, PMOS 패스 트랜지스터의 문턱 전압은 -0.4V이고, 목적하는 과구동 전압(overdrive voltage)이 -0.6V 라면, 디코더는 최대 8V에서 최소6.5V +(-0.4V) +(-0.6V) = 5.5V를 스윙하는 신호를 제공하여 PMOS 패스 트랜지스터들을 제어할 수 있다.
도시되지 않은 다른 실시예로, 계조 전압들을 높은 전압 그룹과 낮은 전압 그룹으로 나누지 않고 NMOS 패스 트랜지스터 타입으로 출력하도록 형성한 경우에 디코더는 계조 전압 그룹에 속하는 최대 계조 전압과 NMOS 패스 트랜지스터의 문턱 전압 및 과구동 전압의 합에 상응하는 전압과 계조 전압 그룹에서의 최소 계조 전압 사이에서 스윙하는 제어 신호를 형성하여 NMOS 패스 트랜지스터를 제어한다. 예컨대, 계조 전압 그룹에 속한 최소 계조 전압은 0.5V이고, 최대 계조 전압은 1.5V이며, NMOS 패스 트랜지스터의 문턱 전압은 0.3V이고, 목적하는 과구동 전압(overdrive voltage)이 0.6V 라면, 디코더는 최소 0.5V에서 최대 1.5V + 0.3V + 0.6V = 2.4V를 스윙하는 신호를 제공하여 계조 전압 그룹에 속한 NMOS 패스 트랜지스터들을 제어할 수 있다.
계조 전압 그룹 G1, G2에서와 같이 계조 전압 그룹 G1, G2에 속하는 복수의 계조 전압들을 높은 전압 그룹과 낮은 전압 그룹으로 나뉘어 각각 N 웰에 배치된 PMOS 패스 트랜지스터들과 P 웰에 배치된 NMOS 패스 트랜지스터로 출력하도록 하고, NMOS 패스 트랜지스터들과 PMOS 패스 트랜지스터들을 각 웰에 제공되는 웰 바이어스 전압 사이를 스윙하는 제어신호로 제어하면 패스 트랜지스터들에 형성되는 최대 전극간 전압차는 해당 계조 전압 그룹에 속한 계조 전압들 중 최대 계조 전압과 최소 계조 전압의 차이에 상응한다. 따라서, 각각의 계조 전압 그룹에 속한 패스 트랜지스터들을 최대 계조 전압과 최소 계조 전압의 차이에 상응하는 내압을 가지도록 형성하면 제공되는 전압에 파괴되지 않아 동작의 신뢰성을 담보할 수 있다.
일 예로, 깊은 웰 DNW1에 위치하는 패스 트랜지스터들을 제어하는 제어 신호 C1은 3V와 최소 전압인 0.5V 사이에서 스윙하고, 깊은 웰 DNW1에 위치하는 패스 트랜지스터들에 형성되는 전극간 최대 전압차는 2.5V이다. 깊은 웰 DNW2에 위치하는 패스 트랜지스터들을 제어하는 제어 신호 C2는 DNW2에 위치하는 패스 트랜지스터들이 제공하는 계조 전압들 중 최대 전압인 6V와 최소 전압 3.027V 사이에서 스윙하므로, 깊은 웰 DNW1에 위치하는 패스 트랜지스터들에 형성되는 전극간 최대 전압차는 2.973V이다. 따라서, 내압 3V의 소자로 깊은 웰 DNW1과 DNW2에 포함된 패스 트랜지스터들을 형성하면 제공되는 전압에 파괴되지 않고 신뢰성 있게 동작하도록할 수 있다.
계조 전압 그룹 G3에서와 같이 계조 전압들을 높은 전압 그룹과 낮은 전압 그룹으로 나누지 않고 PMOS 패스 트랜지스터 타입으로 출력하도록 형성한 경우에는 계조 전압 그룹에서의 최소 계조 전압을 제공하는 패스 트랜지스터를 턴 온할 수 있는 전압과 최대 계조 전압과의 전압차에 상응하는 전극간 전압차가 형성된다. 일 예로, 제어 신호 C3가 v255의 전압값인 7.5V와 계조 전압 vm +1을 제공하는 PMOS 패스 트랜지스터를 턴 온 시킬 수 있는 최소 전압값인 5.727V 사이에서 스윙한다면 깊은 웰 DNW3에 위치하는 패스 트랜지스터들에 형성되는 전극간 전압차는 1.773V이다. 다만, 계조 전압을 제공하는 패스 트랜지스터들을 과구동(overdrive)하는 경우에는 과구동에 필요한 전압만큼 전극간 전압차는 증가한다.
상술한 바와 같이, 패스 트랜지스터의 게이트에 문턱 전압에 과구동 전압이 더해진 전압을 제공하여 패스 트랜지스터의 드레인 전극과 소스 전극간의 턴 온 저항을 감소시킬 수 있다. 그러나, 과구동 전압이 제공됨에 따라 패스 트랜지스터에 형성되는 전극간 전위차가 증가하여, 신뢰성 있는 동작을 위하여 보다 큰 내압을 가지는 큰 사이즈의 소자를 사용하여야 하는 경우가 있을 수 있다. 따라서, 소자의 사이즈와 내압 특성을 참조하여 패스 트랜지스터에 제공되는 과구동 전압을 결정하여야 한다.
다시 도 4를 참조하면, 계조 전압 그룹 G3에 포함된 PMOS 패스 트랜지스터들을 최대 1.227V만큼 과구동(overdrive)하고자 하면, C3의 최소 전압은 4.5V이다. C3가 7.5V와 4.5V 사이에서 스윙한다면 NW3에 위치하는 PMOS 트랜지스터들에 형성되는 전극간 전압차는 3V 이다. 따라서, DNW1에 포함된 패스 트랜지스터들에 형성되는 최대 전극간 전압차는 2.5V이고, DNW2에 포함된 패스 트랜지스터들에 형성되는 최대 전극간 전압차는 2.97V이며, DNW3에 포함된 패스 트랜지스터들에 형성되는 최소 전극간 전압차는 1.773V이다.
일 실시예로, 내압 3V 소자로 패스 트랜지스터들을 형성하면 DNW1, DNW2 및 DNW3에 위치하는 패스 트랜지스터에 형성되는 최대 전극간 전압차는 상기 설정된 내압 이하이므로, DNW1, DNW2 및 DNW3에 위치하는 패스 트랜지스터들을 모두 동일한 내압 및/또는 사이즈를 가지는 패스 트랜지스터들로 형성할 수 있다. 다른 실시예로, 어느 한 계조 전압 그룹에서의 최대 계조 전압과 최소 계조 전압의 차이와, 다른 계조 전압 그룹에서의 최대 계조 전압과 최소 계조 전압의 차이를 서로 달리 형성하여 계조 전압 그룹별로 서로 다른 내압 및/또는 사이즈를 가지는 패스 트랜지스터들을 사용할 수 있다.
종래 기술에 의하면, 디지털 아날로그 변환기에 포함된 패스트랜지스터 들은 소자의 전극간 최대 전압차이와 무관하게 접지 전위와 최대 계조 전압의 차이에 상응하는 내압을 가지는 소자로 설계되었다. 따라서, 디지털 아날로그 변환기에 포함된 패스트랜지스터 들은 최대 전극간 전위차가 접지 전위와 최대 계조 전압의 차이에 못미치는 경우에도 큰 내압을 가지도록 큰 사이즈로 설계되었다.
즉, 레지스터 스트링(210)에 제공되는 톱 전압(VT)이 7.5V이고, 바텀 전압(VB)이 0.5V인 경우에, 접지 전위인 기준 전위와 톱 전압(VT)의 차이인 7.5V의 내압을 가지는 소자들로 패스 트랜지스터들을 형성하였다. 그러나, 본 실시예에 의하면, 통과시키는 계조 전압에 따라 패스 트랜지스터들을 그룹지어서 동일한 웰에 배치하고, 웰에 바이어스를 인가하여 동일한 웰에 배치된 패스 트랜지스터가 제공하는 계조 전압 차이에 상응하는 내압을 가지는 사이즈로 패스 트랜지스터 들을 형성할 수 있으므로, 패스 트랜지스터들의 사이즈를 감소시킬 수 있고, 그에 의하여 디지털 아날로그 변환기를 형성하는데 필요한 면적을 감소시킬 수 있다는 장점이 제공된다.
또한, 본 실시예에 의하면 디코더(230)는 동일한 스윙을 가지는 신호로 동일한 깊은 웰에 포함된 N 웰과 P 웰에 포함된 패스 트랜지스터들을 함께 구동할 수 있으므로, 각 웰에 배치된 패스 트랜지스터 그룹들 별로 구동 회로를 형성할 필요가 없어 구동 회로에 필요한 면적 소모를 감소시킬 수 있다는 장점이 제공된다. 나아가, 같은 깊은웰에 포함된 N 웰과 P 웰 사이의 간격이 서로 다른 두 깊은 웰 사이의 간격에 비하여 작으므로 NMOS 패스 트랜지스터와 PMOS 패스 트랜지스터 들을 각각 동일한 깊은 웰에 위치하는 N 웰과 P 웰에 배치하여 소스 드라이버를 형성하는데 필요한 면적을 감소시킬 수 있다.
도 5는 다른 실시예에 의한 디지털 아날로그 변환기(200)의 예시적 회로도이다. 도 5로 예시된 실시예에 의하면, 계조 전압들(v0, v1, …, v255)은 계조 전압 값에 따라 복수의 계조 전압 그룹(G1, G2, G3, G4)로 그룹지어진다. 도 5로 예시된 실시예와 같이, 계조 전압 그룹은 최대 계조 전압이 포함된 계조 전압 그룹(G4)을 제외하고 동일한 타입의 패스 트랜지스터로 출력된다. 도시되지 않은 실시예에 의하면 계조 전압 그룹은 최소 계조 전압이 포함된 계조 전압 그룹을 제외하고 동일한 타입의 패스 트랜지스터로 출력된다.
도 5로 도시된 실시예에 의하면, 각각의 계조 전압 그룹은 동일한 깊은 웰에 배치된다. 최대 계조 전압인 v255를 포함하는 계조 전압 그룹에 속한 계조 전압들 vm+1 ~ v255는 NW3에 배치된 PMOS 패스 트랜지스터들로 출력되며, 계조 전압들 v0 ~ vm은 각각 PW1 내지 PW4에 배치된 NMOS 패스 트랜지스터들로 출력된다. PW1, PW2 및 PW3은 서로 다른 깊은 웰(DNW1, DNW2, DNW3)에 위치한다. PW4와 NW1은 동일한 깊은 웰(DNW4)에 포함된다.
N 웰 및 P 웰들은 다른 웰 바이어스(VPW1, VPW2, VPW3, VPW4, VNW1)에 의하여 바이어스되고, 각각의 깊은 웰들도 각각의 웰 바이어스에 의하여 바이어스 된다. 또한 P 웰에 위치하는 NMOS 패스 트랜지스터들의 바디 전극들은 각각의 P 웰의 웰 바이어스 전압이 제공되고, N 웰에 위치하는 PMOS 패스 트랜지스터들의 바디 전극들은 패스 트랜지스터가 위치한 N웰의 웰 바이어스 전압이 제공된다.
디코더(230)는 각 웰에 위치하는 패스 트랜지스터들이 출력하는 계조 전압들 중 최소 계조 전압과 최대 계조 전압에 적어도 패스 트랜지스터의 문턱 전압값이 가산된 전압 사이에서 스윙하는 전압을 형성하고 패스 트랜지스터에 제공하여 제어한다.
일 예로, 각각의 P 웰은 P 웰에 포함된 패스 트랜지스터가 제공하는 계조 전압 중 제일 낮은 전압이 웰 바이어스 전압으로 제공된다. 또한, N 웰은 N 웰에 포함된 패스 트랜지스터가 제공하는 계조 전압 중 제일 높은 전압이 웰 바이어스 전압으로 제공된다. 일 예로, v0는 0.5V, vj는 1.5V, vj +1은 1.527V, vk는 3V, vk +1은 3.027V, vl은 4.5V, vl +1= 4.527V, vm은 6V, vm +1은 6.027V 및 v255는7.5V라고 가정하고, NMOS 패스 트랜지스터의 문턱 전압은 0.3V이고, PMOS 패스 트랜지스터의 문턱 전압은 -0.3V라고 가정한다.
도 5로 예시된 실시예에서, PW1에 위치하는 NMOS 트랜지스터들 중에서, 최대 계조 전압인 vj 전압을 출력하는 NMOS 패스 트랜지스터의 드레인에는 1.5V의 전압이 제공되고, 바디 전극에 0.5V의 웰 바이어스 전압이 제공된다. 디코더(230)는 PW1에 포함된 패스 트랜지스터들이 제공하는 계조 전압들 중 가장 높은 계조 전압인 vj 보다 적어도 문턱 전압 이상 높은 전압과 가장 낮은 계조 전압 사이인 v0 에서 스윙하는 제어 신호(G1)을 제공하여 패스 트랜지스터들을 제어한다. 따라서, PW1에 위치하는 NMOS 패스 트랜지스터들에는 최대 계조 전압인 1.5V + 문턱 전압값 = 1.8V와 최소 계조 전압값인 0.5V 사이에서 스윙하는 제어 신호(G1)이 제공된다.
따라서, PW1에 위치하는 NMOS 패스 트랜지스터들에는 1.8V와 0.5V 차이에 상응하는 1.5V의 전극간 전위차가 형성된다. 또한, 디코더는 NMOS 패스 트랜지스터들을 과구동(overdrive)하기 위하여 턴 온 전압에 과구동 전압(overdrive voltage)이 가산된 전압을 제공할 수 있으며, NMOS 패스 트랜지스터들에 형성되는 전극간 전위차는 1.8V + 과구동 전압값으로 연산된다. 적절한 과구동 전압값을 제공하여 패스 트랜지스터의 드레인-소스 전극간 저항을 감소시킬 수 있으나, 증가된 내압에 상응하는 사이즈를 가지는 소자가 필요하므로, 다이 면적과 전극간 저항 특성을 고려하여 과구동 전압을 정할 수 있다.
또한, PW2에는 PW2에 위치하는 패스 트랜지스터들에 제공되는 계조 전압들 중에서 가장 낮은 전압인 vj +1이 웰 바이어스 전압(VPW2)으로 제공된다. PW2에서의 최대 계조 전압은 vk의 전압값인 3V 이다. 디코더(230)는 PW2에 포함된 패스 트랜지스터들이 제공하는 계조 전압들 중 가장 높은 계조 전압인 vk 의 전압값인 3V 보다 적어도 문턱 전압(threshold voltage) 이상 높은 전압인 3.3V와 가장 낮은 계조 전압 사이인 vj +1의 전압값인 1.527V 에서 스윙하는 제어 신호(G2)를 제공하여 패스 트랜지스터들을 제어할 수 있다. 일 실시예로, 디코더는 상술한 바와 같이 과구동 전압이 더해진 전압으로 패스 트랜지스터를 제어할 수 있으며, 따라서, PW2에 위치하는 NMOS 패스 트랜지스터들에는 3.3V-1.527V = 1.773V + 과구동 전압에 상응하는 전극간 전위차가 형성된다. 이러한 최소 전극간 전위차는 PW3 및 PW4에 위치하는 NMOS 패스 트랜지스터에 형성되는 최대 전극간 전위차와 같다.
NW1에는 NW1이 위치하는 패스 트랜지스터들이 제공하는 계조 전압들 중 최대 계조 전압인 v255로 웰 바이어스된다. NW1에는 PMOS 패스 트랜지스터들이 위치하며, 이들은 게이트 소스 전압이 문턱 전압 이하로 형성되어야 턴 온된다. 따라서, 디코더(230)는 NW1이 위치하는 패스 트랜지스터 들이 제공하는 계조 전압들 중 최대 계조 전압인 v255와 최소 계조 전압인 vm+1에서 음의 값을 가지는 PMOS 패스 트랜지스터의 문턱 전압만큼 더해진 전압을 제공하여 패스 트랜지스터들을 제공한다. 일 예로, 디코더(230)는 v255의 전압값인 7.5V와 vm +1에서 문턱 전압이 더해진 전압인 6.027 +(-0.3V) = 5.727V 사이에서 스윙하는 제어 신호인 G5을 제공하여 NW1이 위치하는 패스 트랜지스터들을 제어할 수 있다. 따라서, NW1에 위치하는 PMOS 패스 트랜지스터들에는 최대 7.5V-5.727V=1.773V의 전극간 전위차가 형성된다.
일 실시예로, 디코더는 PMOS 패스 트랜지스터를 제어하는 경우에 게이트에 제공되는 제어 신호의 최소 전위에서 음의 과구동 전압이 더해진 전압으로 PMOS 패스 트랜지스터들을 제어할 수 있다. 일 예로, 과구동 전압이 더해진 전압으로 PMOS 패스 트랜지스터들을 제어하는 경우에는 7.5V와 5.727V에서 과구동 전압이 더해진 전압 사이에서 스윙하는 제어 신호로 패스 트랜지스터들을 제어할 수 있으며, 이때 형성되는 전극간 전위차는 1.773V+ 과구동 전압에 상응한다. 예컨대, PMOS 패스 트랜지스터의 구동 특성을 향상시키기 위하여 과구동 전압으로 -0.727V를 더하는 경우에 제어 신호는 5.727V +(-0.727V) = 5V 까지 스윙하며, PMOS 패스 트랜지스터에 형성되는 최대 전극간 전위차는 7V - 5V = 2V이다.
종래 기술에 의한 패스 트랜지스터들은 접지 전위와 최대 계조 전압의 전위차에 상응하는 내압을 가지는 패스 트랜지스터를 사용하였으나, 본 실시예에 의하면, PW1, PW2, PW3, PW4 및 NW1에 위치하는 패스 트랜지스터들에는 대략 1.8V의 전극간 전위차가 형성된다. 따라서, 낮은 내압을 가지는 소자를 가지는 소자를 이용할 수 있고, 불필요하게 큰 사이즈를 가지는 소자로 패스 트랜지스터를 형성할 필요가 없으므로 작은 사이즈를 가지는 디지털 아날로그 변환기를 형성할 수 있다는 장점이 제공된다.
도 6은 본 실시예에 의한 디코더의 게이트 구동 신호를 제공하는 게이트 구동회로(100)의 개요를 도시한 블록도이며, 도 7은 어느 한 비트의 게이트 구동 신호를 형성하는 게이트 구동 회로(100)의 개요적 회로도이다. 도 6 및 도 7을 참조하면, 게이트 구동 회로(100)는 샘플/홀드 레지스터(도 2 S/H register 참조)로부터 제공된 디지털 신호(D)를 제공받아 접지 전위인 기준 전위에서 상한 전압(Vu)까지 스윙하는 중간 신호(Vt, VtB)를 제공하는 레벨 시프터(110)와 중간 신호(Vt, VtB)를 제공받아 서로 다른 전압들 사이에서 스윙하는 예비 신호(Voa, VoaB, Vob, VobB, Voc, VocB)를 형성하는 복수의 게이트 구동 모듈들(120a, 120b, 120c)을 포함한다.
게이트 구동회로(100)는 샘플/홀드 레지스터로부터 제공된 입력 신호(D)를 NMOS 패스 트랜지스터와 PMOS 패스 트랜지스터를 턴 온/ 턴 오프 할 수 있는 복수의 전압 레벨로 시프트된 예비 신호들(Voa, VoaB, Vob, VobB, Voc, VocB)을 디코더에 제공한다. 디코더는 제공받은 입력 신호를 디코딩하여 특정한 전압 레벨을 가지는 예비 신호를 선택하고 목적하는 해당 전압 레벨을 가지는 제어 신호를 형성하여 패스 트랜지스터에 제공한다.
일 실시예로, 레벨 시프터(110)는 샘플/홀드 레지스터가 제공한 디지털 신호(D)를 제공받아 중간 전압(Vm)과 기준 전압(Vss) 사이에서 스윙하는 신호를 출력하는 제1 서브 모듈(112)과 제1 서브 모듈(112)이 제공한 신호를 제공받아 톱 전압(VT)와 기준 전압(Vss) 사이에서 스윙하는 중간 신호(Vt, VtB)를 출력하는 제2 서브 모듈(114)을 포함한다.
일 실시예로, 제1 서브 모듈(112)은 샘플/홀드 레지스터가 제공한 디지털 신호(D)를 제공받고 중간 전압(Vm)과 기준 전압(Vss) 사이에서 스윙하는 신호를 형성한다. 샘플/홀드 레지스터가 제공한 디지털 신호(D)의 레벨이 작아서 톱 전압(VT)와 기준 전압(Vss) 사이에서 구동되는 소자들을 직접 구동하는 것이 곤란할 수 있다. 따라서, 제1 서브 모듈(112)는 샘플/홀드 레지스터가 제공한 디지털 신호(D)에 의하여 원활하게 구동되며, 상한 전압(VT)와 기준 전압(Vss) 사이에서 구동되는 소자들을 제어할 수 있는 중간 전압(Vm)과 기준 전압(Vss) 사이에서 스윙하는 신호를 제공한다.
제2 서브 모듈(114)는 제1 서브 모듈(112)이 제공한 신호로 제어되어 톱 전압(VT)과 기준 전압(Vss) 사이에서 스윙하는 중간 신호(Vt, VtB)를 형성한다. 톱 전압은 도 4 및 도 5로 도시된 실시예에서, 레지스터 스트링에 제공되는 톱 전압(VT)과 동일한 전압으로, 디코더가 제공하는 제어 신호들 중에서 가장 높은 전압값일 수 있다. 게이트 구동 모듈(120)은 중간 신호(Vt, VtB)를 제공받고 디코더가 제공하는 제어 신호의 상한과 하한을 가지는 예비 신호들(Voa, VoaB, Vob, VobB, Voc, VocB)를 형성한다.
도 7은 어느 한 비트의 게이트 구동 신호를 형성하는 게이트 구동 회로의 개요적 회로도이다. 도 7을 참조하면, 제1 서브 모듈(112)은 샘플/홀드 레지스터로부터 디지털 신호(D)에 포함된 신호(Vin, VinB)를 제공받고, 이를 반전하여 출력한다. 제1 서브 모듈(112)이 출력하는 신호는 접지 전위인 기준 전위(Vss)와 중간 전위(Vm)를 스윙하는 신호이다. 상술한 바와 같이, 중간 전위 Vm은 톱 전압(VT)와 기준 전압(Vss) 사이에서 구동되는 제2 서브 모듈(114)을 구동하기에 충분한 레벨이다.
제2 서브 모듈(114)는 제1 서브 모듈(112)이 출력한 신호를 제공받고 톱 전압(VT)와 기준 전압(Vss) 사이에서 스윙하는 중간 신호(Vt, VtB)를 형성한다. 제2 서브 모듈(114)이 제공하는 중간 신호(Vt, VtB)는 톱 전압(VT)와 기준 전압(Vss) 사이에서 스윙하는 신호로, 제2 서브 모듈은 톱 전압(VT)와 기준 전압(Vss)의 전압 차이에 상응하는 내압을 가지는 소자로 형성한다.
게이트 구동 모듈(120)은 서로 다른 상한 전압과 하한 전압 사이에서 스윙하는 예비 신호를 형성하는 복수의 단위 모듈들(120a, 120b, 120c)을 포함한다. 각 단위 모듈은 직렬로 연결된 NMOS 쌍 N1, N4와 NMOS 쌍 N2, N3가 병렬로 연결되며, 병렬로 연결된 NMOS 쌍 N1, N4와 N2, N3에는 상한 전압(VU)과 하한 전압(VL)이 제공되어 상한 전압과 하한 전압 사이에서 스윙하는 예비 신호(Vo, VoB)를 제공한다.
일 실시예에서, 레벨 시프터(110)가 제공한 중간 신호의 Vt가 상한 전압(VU) 레벨이고, VtB가 기준 전압(Vss) 레벨 이면 게이트 구동 모듈(120a, 120b, 120c)에 포함된 NMOS 트랜지스터 N1과 N3가 턴 온 된다. 따라서 게이트 구동 모듈(120a, 120b, 120c)이 출력하는 예비 신호 Voa, VoaB의 전압 레벨은 각각 VUa, VLa 이고, 예비 신호 Vob, VobB의 전압 레벨은 VUb, VLb이며, 예비 신호 Voc, VocB의 전압 레벨은 VUc, VLc이다. 반대로, 중간 신호의 Vt가 기준 전압(Vss) 레벨이고, VtB가 상한 전압(VU) 레벨 이면 NMOS 트랜지스터 N2 와 N4가 턴 온 되어 예비 신호 Voa, VoaB의 전압 레벨은 VLa, VUa 이고, 예비 신호 Vob, VobB의 전압 레벨은 VLb, VUb이며, 예비 신호 Voc, VocB의 전압 레벨은 VLc, VUc이다.
예컨대, VUa는 7.5V, VLa는 5.727V 이고, VUb는 6V, VLb는 3.027V 이며, VUc는 3V, VLc는 0.5V이라고 하자. 게이트 구동 회로(100)는 샘플/홀드 레지스터(도 2 S/H register 참조)로부터 제공된 디지털 신호(D)를 상기 상한 전압과 하한 전압에서 스윙하는 복수의 예비 신호들(Voa, VoaB), (Vob, VobB) 및 (Voc, VocB)을 형성하여 디코더에 제공한다. 샘플/홀드 레지스터로부터 제공된 디지털 신호(D)가 도 4로 예시된 실시예의 DNW2에 포함된 NW2 에 위치하는 패스 트랜지스터들을 구동하기 위한 신호라면, 디코더(230)에 포함된 디코딩 로직(미도시)은 디지털 신호(D)를 디코딩하고 예비 신호 Vob, VobB를 이용하여 6V와 3.027V 사이에서 스윙하는 제어 신호를 형성하고 패스 트랜지스터에 제공하여 패스 트랜지스터를 제어할 수 있다.
도 8은 디지털 입력 신호(D[0:7])를 받아 256개의 서로 다른 계조 전압을 출력하는 디지털 아날로그 변환기 실시예의 개요를 도시한 도면이다. 도 8로 예시된 실시예에서, 동일한 그룹에 속하여 동일한 웰에 위치하는 패스 트랜지스터들의 개수는 2의 거듭제곱으로 표시되지 않을 수 있으며, 이미지를 표시하는 디스플레이 패널의 특성상 픽셀에 제공되는 전압과 픽셀이 제공하는 밝기는 선형적인 관계에 있지 않을 수 있다. 일 예로, 낮은 계조 전압 영역에서 인접한 계조 전압간 전압 차이는 높은 계조 전압 영역에서 인접한 계조 전압간 전압 차이에 비하여 크다. 따라서, 패스 트랜지스터들이 속하는 그룹이 출력하는 최대 계조 전압과 최소 계조 전압의 차이가 동일하다 하더라도 각 그룹에 속하는 패스 트랜지스터들의 개수는 서로 동일하지 않을 수 있다. 또한, 패스 트랜지스터들이 위치하는 웰이 다르면 패스 트랜지스터를 구동하는 구동 신호도 상이하므로, 종래 기술에 따른 디코더로 본 실시예에 의한 디지털 아날로그 변환기를 구동하는 것은 곤란할 수 있다.
도 8을 참조하면, 패스 트랜지스터들(220)은 통과시키는 계조 전압에 따라 총 4개의 그룹(G1, G2, G3, G4)으로 나누어지고, 이들은 각각의 깊은 웰들(DNW1, DNW2, DNW3, DNW4)에 위치하되, 4 개의 그룹은 각 그룹이 출력하는 계조 전압의 최대 전압과 최소 전압의 차이가 사용하고자 하는 패스 트랜지스터의 내압 범위 내에 있도록 한다. 일 실시예로, G1 내지 G4 에 속하는 NMOS 패스 트랜지스터들은 동일한 내압을 가져 서로 동일한 크기를 가지며, PMOS 패스 트랜지스터들은 동일한 내압을 가져 서로 동일한 크기를 가진다. 다른 실시예에서, 각 그룹별로 서로 다른 내압을 가지는 소자를 사용할 수 있다.
도 8에서 깊은 웰들(DNW1, DNW2, DNW3, DNW4)에 포함된 P 웰들과 N 웰 들에 제공되는 웰 바이어스의 도시를 생략한다. 이는 간결한 도시를 위한 것이며, 깊은 웰들(DNW1, DNW2, DNW3, DNW4)과, 깊은 웰들에 포함된 P 웰들과 N 웰들은 위에서 설명된 실시예들에 따라 바이어스된다.
일 예로, 제일 낮은 계조 전압을 출력하는 그룹 G1은 총 46개의 NMOS 패스 트랜지스터들(N0~N45)를 포함하고, 그 다음 낮은 계조 전압을 출력하는 그룹은 42개의 PMOS 패스 트랜지스터들(P0~P41)과 18개의 NMOS 트랜지스터들(N46~N63)의 60개의 패스 트랜지스터를 포함한다. 두 번째로 높은 계조 전압을 출력하는 그룹인 G2는 48개의 PMOS 트랜지스터들(P42~P89)과 22개의 NMOS 패스 트랜지스터들(N64~N85)의 총 70개의 패스 트랜지스터들을 포함한다. 가장 높은 계조 전압을 출력하는 그룹인 G3은 64개의 PMOS 트랜지스터들(P90~P153)과 16개의 NMOS 패스 트랜지스터들(N86~N101)의 총 80개의 패스 트랜지스터들을 포함한다. 도시된 바와 같이 각 그룹에 포함된 패스 트랜지스터들의 개수는 2의 거듭 제곱으로 표시되지 않는다. 다만, 각 그룹에 속하는 패스 트랜지스터들의 개수는 예시적인 것으로 디스플레이 패널의 특성 및 감마 전압(gamma voltage)에 따라 바뀔 수 있으며, 본 발명의 범위를 제한하는 것이 아니다.
도 8로 도시된 실시예에서, 계조 전압 그룹 G1은 총 46개의 패스 트랜지스터들로 계조 전압을 제공하고, 계조 전압 그룹 G2는 총 60개의 패스 트랜지스터들로 계조 전압을 제공하며, 계조 전압 그룹 G3는 64개의 패스 트랜지스터로 계조 전압을 제공한다. 낮은 계조 전압들이 그룹지어진 그룹에서 계조 전압을 제공하는 패스 트랜지스터 개수는 높은 계조 전압들이 그룹지어진 그룹에서 계조 전압을 제공하는 패스 트랜지스터의 개수에 비하여 적다.
도시되지 않은 실시예에서, 계조 전압의 크기에 무관하게 각 그룹에 포함된 패스 트랜지스터의 개수는 서로 동일할 수 있으며, 낮은 계조 전압들이 그룹지어진 그룹에서 계조 전압을 제공하는 패스 트랜지스터 개수는 높은 계조 전압들이 그룹지어진 그룹에서 계조 전압을 제공하는 패스 트랜지스터의 개수에 비하여 많을 수 있다.
제1 그룹(G1) 내지 제4 그룹(G4)에 포함된 NMOS 패스 트랜지스터들의 개수는 각각 46개, 18개, 22개 및 16개로 이들은 B0 내지 B5의 6비트 신호로 제어될 수 있다. 또한, 제1 그룹 내지 제4 그룹에 포함된 PMOS 패스 트랜지스터들의 개수도 각각 0개, 42개, 48개 그리고 64개로 상기 6비트로 어드레스 가능하다. 따라서, B0 내지 B5의 제어 신호에 의하여 각 그룹에 포함된 NMOS 패스 트랜지스터 하나와 PMOS 패스 트랜지스터 하나가 동시에 지정될 수 있다. 디코더(230)는 웰 선택 트랜지스터(WS1, WS2, …, WS7)에 웰 선택 비트(B6, B6B)를 제공하여 출력 신호를 선택한다. B6가 논리 하이(high)이면 WS2, WS4, WS6, WS7이 턴 온되어 NMOS 패스 트랜지스터의 계조 전압을 출력하고, B6가 논리 로우 이면 WS1, WS3, WS5가 턴 온되어 PMOS 패스 트랜지스터의 계조 전압을 출력한다.
디코더(230)는 B0~B5 및 웰 선택 비트 B6의 제어신호를 제공하여 256개의 계조 전압들 중에서 G1~G4 각 그룹별로 각 그룹별로 하나의 패스 트랜지스터를 턴 온시켜 총 4 개의 계조 전압을 선택한다. 그룹 선택 비트인 S7, S8 및 그 반전 신호인 S7B, S8B를 이용하여 선택된 4개의 계조 전압 중 1개를 선택한다. 일 실시예로, 도 8에서 도시된 실시예와 같이 각 그룹에 포함된 패스 트랜지스터의 개수가 2의 거듭제곱으로 표시될 수 없으므로, 몇 개의 그룹을 형성하였는가에 따라 웰 선택 신호와 그룹 선택 비트의 비트수는 달라질 수 있다. 각 그룹에 포함된 패스 트랜지스터의 개수가 2의 거듭제곱으로 표시되지 않으며, 그룹 선택 비트 S7, S8은 디코더로 제공되는 B0~B7의 8비트 데이터를 논리 연산하여 얻어진 신호로 일반적인 이진 디코더의 상위 비트인 MSB와 다를 수 있다.
도 8로 도시된 실시예에서, 그룹 선택 트랜지스터 GS1, GS2, …, GS8은 그룹 선택 비트 S7, S8로 제어되어 복수의 깊은 웰에 위치하는 패스 트랜지스터가 제공하는 계조 전압들 중 어느 하나를 버퍼 증폭기(300)에 제공한다. 일 예로, S7, S8이 모두 논리 하이인 경우에는 GS1, GS2가 턴 온되어 DNW4에 포함된 패스 트랜지스터가 출력하는 계조 전압이 버퍼 증폭기(300)에 제공된다. 다른 예로, S7이 논리 하이, S8B가 논리 하이인 경우에는 GS5와 GS6이 턴 온되어 DNW2에 포함된 패스 트랜지스터가 출력하는 계조 전압이 버퍼 증폭기(300)에 제공된다.
웰 선택 트랜지스터들(WS1, WS2, …,WS7)은 패스 트랜지스터와 동일한 웰에 포함되므로 패스 트랜지스터와 동일한 내압을 가지는 동일한 사이즈로 형성될 수 있으며, 그룹 선택 트랜지스터(GS1, GS2, …, GS8)에서 계조 전압을 출력하는 노드는 최대 계조 전압과 최소 계조 전압 사이에서 스윙할 수 있으므로 그룹 선택 트랜지스터(GS1, GS2, …, GS8)는 최대 계조 전압과 최소 계조 전압 차이에 상응하는 내압을 가지는 트랜지스터를 사용한다.
디코더(230)는 그룹 선택 신호 S7, S8 및 이들의 반전 신호인 S7B, S8B를 그룹 선택 트랜지스터들(GS1, GS2, …, GS8)을 제어한다. 그룹 선택 트랜지스터들(GS1, GS2, …, GS8)의 출력의 출력에서 제공되는 전압은 톱 전압(VT)과 바텀 전압(VB) 사이에서 스윙할 수 있다. 도 8로 예시된 실시예에서, 그룹 선택 트랜지스터들을 NMOS 트랜지스터로 구현한 경우에, 디코더(230)이 제공하는 그룹 선택 신호 S7, S8, S7B, S8B는 톱 전압(VT)에 양의 문턱 전압과 양의 과구동 전압이 더해진 전압에서 바텀 전압(VB)까지 스윙하는 신호일 수 있다. 다른 예로, 그룹 선택 신호 S7, S8, S7B, S8B는 톱 전압(VT)에 양의 문턱 전압과 양의 과구동 전압이 더해진 전압에서 기준 전압(Vss)까지 스윙하는 신호일 수 있다. 또 다른 예로, 그룹 선택 신호 S7, S8, S7B, S8B는 톱 전압(VT)에서 기준 전압(Vss)까지 스윙하는 신호일 수 있다.
도시되지 않은 실시예에서, 그룹 선택 트랜지스터 중 일부를 PMOS 트랜지스터로 구현할 수 있다. 일 예로, 그룹 선택 트랜지스터 GS1, GS2 를 PMOS 트랜지스터로 구현할 수 있다. 디코더(230)는 톱 전압(VT)에서 음의 문턱 전압과 음의 과구동 전압이 더해진 전압에서 바텀 전압(VB) 까지 스윙하는 그룹 선택 신호 S7, S8, S7B, S8B를 형성하여 그룹 선택 트랜지스터들(GS1, GS2, …, GS8)을 제어할 수 있다. 다른 예로, 디코더(230)가 제공하는 그룹 선택 신호는 톱 전압(VT)에서 음의 문턱 전압과 음의 과구동 전압이 더해진 전압에서 기준 전압(Vss)까지 스윙하는 신호일 수 있다.
도시되지 않은 실시예에서, 단 하나의 그룹 선택 트랜지스터를 형성하고, 디코더는 입력 디지털 신호(D[0:7])를 논리 연산하여 출력되어야 하는 계조 전압을 제공하도록 그룹 선택 트랜지스터를 제어할 수 있다.
도 9는 8비트의 디지털 입력 신호를 받아 256개의 서로 다른 계조 전압들 중 디지털 입력 신호에 상응하는 계조 전압을 출력하는 디지털 아날로그 변환기의 또 다른 실시예의 개요를 도시한 도면이다. 도 9로 예시된 실시예에서, 패스 트랜지스터들은 NMOS 트랜지스터로, 256개의 계조 전압을 총 5개의 그룹(G1, G2, G3, G4, G5)으로 나누어 그룹별로 깊은 웰(DNW1, DNW2, DNW3, DNW4, DNW5)에 각각 위치하되, 각 그룹의 최대 계조 전압과 최소 계조 전압의 차이가 사용하고자 하는 패스 트랜지스터의 내압 범위 내에 있도록 한다. 일 실시예로, 패스 트랜지스터들은 그룹 별로 서로 다른 내압을 가져 그룹 별로 서로 다른 사이즈를 가진다. 다른 실시예로, 패스 트랜지스터들은 그룹 별로 서로 동일한 내압을 가져 그룹 별로 서로 동일한 사이즈를 가진다.
도 9에서 깊은 웰들(DNW1, DNW2, DNW3, DNW4, DNW5)에 포함된 P 웰과 N 웰에 제공되는 웰 바이어스의 도시를 생략한다. 이는 간결한 도시를 위한 것이며, 깊은 웰들(DNW1, DNW2, DNW3, DNW4, DNW5)과, 깊은 웰들에 포함된 P 웰과 N 웰은 위에서 설명된 실시예들에 따라 바이어스 된다.
위에서 설명된 바와 같이 낮은 계조 전압 영역에서 인접한 계조 전압간 전압 차이는 높은 계조 전압 영역에서 인접한 계조 전압간 전압 차이에 비하여 클 수 있다. 따라서, 각 그룹에 속하는 패스 트랜지스터들의 개수를 2의 거듭 제곱수로 하되, 낮은 계조 전압 영역을 출력하는 그룹인 G1과 G2에 포함된 패스 트랜지스터들의 개수를 보다 높은 계조 전압 영역을 출력하는 그룹인 G3, G4 및 G5에 포함된 패스 트랜지스터 들의 개수에 비하여 적게 한다.
일 실시예로, 제일 낮은 계조 전압을 출력하는 그룹인 G1은 총 32개의 NMOS 패스 트랜지스터들(N0~N31)를 포함하고, 그 다음 낮은 계조 전압을 출력하는 G2는 32개의 NMOS 패스 트랜지스터들(N32~N63)의 패스 트랜지스터를 포함한다. 디코더(230)는 B0:B4의 5비트 제어 신호를 그룹 1과 그룹 2에 제공하여 패스 트랜지스터를 제어하고, B5, B5B 제어 신호를 그룹 선택 트랜지스터 GS9, GS10에 제공한다. 그룹 선택 트랜지스터 GS10은 턴 온 되어 그룹 G1 내의 패스 트랜지스터 N0~N31이 출력하는 계조 전압을 출력하며, 그룹 선택 트랜지스터 GS9은 턴 온 되어 그룹 G2 내의 패스 트랜지스터 N32~N63이 출력하는 계조 전압을 출력한다. 따라서, 그룹 G1과 G2는 B0:B4 및 B5, B5B 신호에 의하여 64개의 계조 전압 중 어느 하나를 출력한다.
그룹 G3, G4 및 G5는 각각 64개 NMOS 패스 트랜지스터들을 포함한다. 다만, 각 그룹에 속하는 패스 트랜지스터들의 개수는 예시적인 것으로 디스플레이 패널의 특성 및 감마 전압에 따라 바뀔 수 있으며, 본 발명의 범위를 제한하는 것이 아니다. 그룹 G3 내지 G5는 각각 64개의 NMOS 패스 트랜지스터들을 포함하므로, 각 그룹 내의 어느 한 계조 전압은 6 비트의 제어 신호([B[0:5])로 패스 트랜지스터를 제어하여 출력할 수 있다. 그룹 선택 신호 S6, S7, S6B, S7B 를 그룹 선택 트랜지스터(GS1, GS2, …, GS8)의 제어 전극에 제공하여 그룹 선택 트랜지스터를 제어하여 그룹 G1 내지 G5중 어느 하나에서 제공하는 계조 전압을 버퍼 증폭기(300)에 제공할 수 있다.
디코더(230)는 B[0:5]의 6비트의 그룹 선택 신호를 제공하여 각 그룹에 포함된 패스 트랜지스터를 턴 온/턴 오프 하여 제어한다. 그룹 G3 내지 G5는 각각 64개의 패스 트랜지스터를 포함하므로 각 그룹내의 패스 트랜지스터는 6비트 테이터 신호로 제어할 수 있다. 그룹 G1 및 G2는 각각 32개의 패스 트랜지스터를 포함하므로, B[0:4]의 5 비트 제어 신호로 각 그룹 내의 패스 트랜지스터를 제어할 수 있다.
디코더(230)는 S6, S7, S6B, S7B의 그룹 선택 신호를 그룹 선택 트랜지스터(GS1, GS2, …, GS8)에 제공하여 G3, G4, G5와 G1, G2를 제어할 수 있다. 일 예로, S6, S7이 00이면 S6B, S7B는 11이므로, 그룹 선택 트랜지스터GS9, GS10 및 GS11은 턴 온된다. S5가 논리 1이면 S5B가 논리 0이므로, 그룹 선택 트랜지스터 GS10은 턴 오프되고, 그룹 선택 트랜지스터 GS9이 턴 온되어 G2에서 출력된 계조 전압이 버퍼에 제공된다. 이와 달리 B5가 논리 0이면 B5B가 논리 1이므로, 그룹 선택 트랜지스터 GS9은 턴 오프되고, 그룹 선택 트랜지스터 GS10이 턴 온되어 G1에서 출력된 계조 전압이 버퍼(300)에 제공된다.
디코더(230)가 제공하는 S5는 G3, G4 및 G5에 포함된 패스 트랜지스터들을 제어하는 B5 신호와 동일한 논리 상태를 가지는 신호이나, 기준 전위(Vss)와 톱 전압(VT) 사이에서 스윙하여 그룹 선택 트랜지스터 GS9, GS10의 턴온/ 턴 오프를 제어할 수 있는 신호이다.
위에서 설명된 바와 같이, 그룹 선택 트랜지스터들(GS1, GS2, …, GS8)이 출력하는 전압은 패스 트랜지스터 들의 내압을 벗어날 수 있으므로, 패스 선택 트랜지스터보다 더 큰 사이즈를 가지며, 높은 내압을 가지는 트랜지스터를 사용한다. 또한, 디코더(230)는 기준 전압(VSS)과 톱 전압(VT)에 양의 문턱 전압 및 양의 과구동 전압이 더해진 전압 사이를 스윙하는 S6, S7, S6B, S7B 신호를 형성하고, 그룹 선택 트랜지스터들(GS1, GS2, …, GS8)에 제공하여 그룹 선택 트랜지스터들(GS1, GS2, …, GS8)을 제어한다. 도시되지 않은 예로, 그룹 선택 트랜지스터 GS1, GS2를 PMOS 트랜지스터로 형성할 수 있다. 해당 실시예에서, 디코더(230)는 기준 전압(VSS)과 톱 전압(VT)에 음의 문턱 전압 및 음의 과구동 전압이 더해진 전압 사이를 스윙하는 그룹 선택 신호 S6, S6B, S7, S7B를 형성하여 그룹 선택 트랜지스터를 제어할 수 있다.
도 10은 프리 차지 회로(400)를 구비한 소스 드라이버를 개요적으로 도시한 도면이다. 도 10을 참조하면, 프리 차지 회로(400)는 복수의 프리 차지 스위치(PS1, PS2, PS3, PS4)를 포함하며, 그룹 선택 트랜지스터들(GS1, GS2, …, GS7)의 출력 노드를 패스 트랜지스터의 출력 신호에 상응하는 전위로 프리 차지(precharge)한다. 도 10의 소스 드라이버는 도 8으로 예시된 실시예를 기초로 하여 설명되는 것이며, 간결하고 명확한 설명을 위하여 이전에 설명된 실시예와 동일 또는 유사한 항목에 대하여는 설명을 생략할 수 있다.
프리 차지 스위치들(PS1, …, PS4)의 일단은 패스 트랜지스터들(220)이 위치하는 웰에 제공되는 웰 바이어스 전압이 제공되고, 타단은 그룹 선택 트랜지스터의 출력 노드에 전기적으로 연결된다. 일 실시예에서, 프리 차지 디코더(232)는 디지털 입력 신호를 제공받고 프리 차지 스위치들(PS1, …, PS4)을 제어한다. 도 10로 예시된 실시예에서, 프리 차지 스위치들(PS1, …, PS4)의 일단에 연결된 전위는 깊은 웰(DNW1, DNW2, …, DNW4)에 제공되는 웰 바이어스 전압으로 예시되었으나, 도시되지 않은 실시예에 의하면, P 웰에 제공되는 웰 바이어스 전압이 프리 차지 스위치들(PS1, …, PS4)의 일단에 제공된다. 별도의 전원을 이용하여 웰 바이어스를 제공하는 경우, 웰 바이어스를 제공하는 전원이 프리 차지 스위치들(PS1, …, PS4)의 일단에 전기적으로 연결될 수 있다. 다른 실시예로, 레지스터 스트링(210)으로부터 바이어스 전압을 얻고, 버퍼를 이용하여 웰 바이어스로 제공하는 경우에는, 버퍼의 출력이 프리 차지 스위치들(PS1, …, PS4)의 일단에 연결될 수 있다.
프리 차지 디코더(232)는 입력 디지털 비트들(D[0:7])을 제공받고, 현재 제공하는 출력 신호 다음으로 출력하고자 하는 출력 신호를 제공하는 그룹 선택 트랜지스터를 파악한다. 현재 출력 신호가 그룹 선택 트랜지스터 GS7, GS8을 통하여 출력되고 있으며, 다음 출력 신호가 그룹 선택 트랜지스터 GS1, GS2를 통하여 출력되어야 하면 디코더(230)는 현재 출력 신호를 제공한 이후, 그룹 선택 트랜지스터들(GS1, GS2, …, GS8)을 턴 오프하도록 제어한다. 프리 차지 디코더(232)는 그룹 선택 트랜지스터들(GS1, GS2, …, GS8)이 턴 오프 된 후, 그룹 선택 트랜지스터들의 출력 노드 N을 다음 출력 신호를 제공하는 패스 트랜지스터가 포함된 웰의 웰 바이어스 전압인 VDNW4로 프리 차지(precharge)한다. 일 예로, 출력 노드 N을 프리 차지하는 전위는 깊은 웰에 포함된 N 웰을 바이어스하는 바이어스 전압이다. 다른 예로, 출력 노드 N을 프리 차지하는 전위는 깊은 웰에 포함된 P 웰을 바이어스하는 바이어스 전압이다.
프리 차지를 수행하지 않는 경우에, 다음 출력 신호를 제공하기 위하여 GS7, GS8은 턴 오프 되고, GS1, GS2이 턴 온 되어야 한다. GS1, GS가 턴 온 될 때 GS7, GS8이 완전히 턴 오프 되지 않거나, Nx 노드와 Ny노드 사이 기생 저항의 상호 간섭이 발생하면 노드 Ny의 전압이 웰 바이어스 전압인 VDNW4보다 낮아질 수 있으며, 그에 따라 원하지 않는 래치 업(latch up) 등의 현상이 발생할 수 있다. 따라서, 다음 출력 신호를 제공하는 그룹 선택 트랜지스터들(GS1, GS2, …, GS8)의 출력 노드를 웰 바이어스 전압으로 프리 차지하여 목적하지 않는 현상이 발생하는 것을 방지한다.
프리 차지가 수행된 후, 디코더(230)는 목적하는 계조 전압을 출력하도록 패스 트랜지스터와 그룹 선택 트랜지스터 GS1, GS2를 턴 온 시켜 계조 전압을 버퍼 증폭기(300)에 제공한다. 버퍼 증폭기(300)는 제공된 신호를 출력 하여 픽셀을 구동한다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
10, 10a, 10b, ..., 10n: 소스 드라이버 200: 디지털 아날로그 변환기
300: 증폭기 210: 레지스터 스트링
220: 패스 트랜지스터들 230: 디코더
110: 레벨 시프터 112: 제1 서브 모듈
114: 제2 서브 모듈
120a, 120b, 120c: 게이트 구동 모듈 232: 프리차지 디코더

Claims (46)

  1. 디지털 아날로그 변환기로, 상기 디지털 아날로그 변환기는:
    톱 전압(top voltage)이 일단에 제공되고, 바텀 전압(bottom voltage)이 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltage) 들을 제공하는 레지스터 스트링(resister string);
    상기 레지스터 스트링에 일단이 전기적으로 연결되어 상기 복수의 계조 전압들 중 어느 하나를 출력하는 패스 트랜지스터를 포함하는 복수의 패스 트랜지스터들 및
    상기 복수의 패스 트랜지스터들을 제어하는 디코더를 포함하며,
    상기 복수의 패스 트랜지스터들은 출력하는 상기 계조 전압의 값에 따라 복수의 그룹들 중 어느 한 그룹에 포함되고,
    상기 어느 한 그룹에 포함된 패스 트랜지스터들은 출력하는 계조 전압에 따라 제1 그룹과 제2 그룹으로 나뉘어지며, 상기 제1 그룹에 속하는 패스 트랜지스터와 상기 제2 그룹에 속하는 패스 트랜지스터들은 서로 다른 타입을 가지는 패스 트랜지스터이며,
    상기 제1 그룹은 NMOS 패스 트랜지스터들을 포함하고, 상기 제2 그룹은 PMOS 패스 트랜지스터들을 포함하며, 상기 제1 그룹과 상기 제2 그룹을 포함하는 그룹은 동일한 깊은 웰(deep well)에 위치하고,
    상기 디코더는 제1 그룹과 제2 그룹에 위치하는 상기 패스트랜지스터들을 동일한 스윙을 가지는 제어 신호로 제어하는 디지털 아날로그 변환기.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 깊은 웰은 P 웰과 N 웰을 포함하고,
    상기 제1 그룹에 속한 패스 트랜지스터들은 상기 P 웰에 위치하며,
    상기 제2 그룹에 속한 패스 트랜지스터들은 상기 N 웰에 위치하는 디지털 아날로그 변환기.
  5. 제4항에 있어서,
    동일한 상기 P 웰에 위치하는 상기 NMOS 패스 트랜지스터의 크기들은 서로 동일하고,
    동일한 상기 N 웰에 위치하는 상기 PMOS 패스 트랜지스터의 크기들은 서로 동일한 디지털 아날로그 변환기.
  6. 제4항에 있어서,
    상기 N 웰에 제공되는 웰 바이어스 전압은 상기 깊은 웰에 포함된 패스 트랜지스터들이 출력하는 계조 전압들 중 최대 전압이며,
    상기 P 웰에 제공되는 웰 바이어스 전압은 상기 깊은 웰에 포함된 패스 트랜지스터들이 출력하는 계조 전압 중 최소 전압인 디지털 아날로그 변환기.
  7. 제6항에 있어서,
    상기 디코더는 상기 N 웰에 제공되는 웰 바이어스 전압값과 상기 P웰에 제공되는 웰 바이어스 전압 사이에서 스윙하는 제어 신호로 상기 깊은 웰에 포함된 패스 트랜지스터들을 제어하는 디지털 아날로그 변환기.
  8. 제1항에 있어서,
    상기 복수의 계조 전압들 사이의 전압차는 서로 상이한 디지털 아날로그 변환기.
  9. 제1항에 있어서,
    상기 복수의 계조 전압들 사이의 전압차는 서로 동일한 디지털 아날로그 변환기.
  10. 제1항에 있어서,
    상기 복수의 그룹들 중 각각의 그룹에 포함된 패스 트랜지스터들의 갯수는 서로 상이한 디지털 아날로그 변환기.
  11. 제1항에 있어서,
    상기 복수의 그룹들 중 각각의 그룹에 포함된 패스 트랜지스터들의 갯수는 서로 동일한 디지털 아날로그 변환기.
  12. 제1항에 있어서,
    상기 제2 그룹에 포함된 패스 트랜지스터들이 출력하는 계조 전압은 상기 제1 그룹에 포함된 패스 트랜지스터들이 출력하는 계조 전압에 비하여 큰 디지털 아날로그 변환기.
  13. 제1항에 있어서,
    상기 톱 전압과 상기 바텀 전압은 각각 감마 전압의 상한 전압과 하한 전압에 상응하는 디지털 아날로그 변환기.
  14. 제1항에 있어서,
    상기 톱 전압(top voltage)은 감마 전압의 상한에 상한 헤드룸 전압(upper headroom voltage)을 가산한 전압이고, 상기 바텀 전압(bottom voltage)은 감마 전압의 하한에 하한 헤드룸 전압(lower headroom voltage)을 감산한 전압인 디지털 아날로그 변환기.
  15. 제1항에 있어서,
    상기 복수의 그룹은,
    동일한 타입을 가지는 패스 트랜지스터들을 포함하는 그룹을 포함하는 디지털 아날로그 변환기.
  16. 제15항에 있어서,
    상기 동일한 타입을 가지는 패스 트랜지스터들을 포함하는 그룹은, 최대 계조 전압을 제공하는 패스 트랜지스터를 포함하며, 상기 동일한 타입을 가지는 패스 트랜지스터들은 PMOS 패스 트랜지스터인 디지털 아날로그 변환기.
  17. 제15항에 있어서,
    상기 동일한 타입을 가지는 패스 트랜지스터들을 포함하는 그룹은, 최소 계조 전압을 제공하는 패스 트랜지스터를 포함하며, 상기 동일한 타입을 가지는 패스 트랜지스터들은 NMOS 패스 트랜지스터인 디지털 아날로그 변환기.
  18. 삭제
  19. 디지털 아날로그 변환기로, 상기 디지털 아날로그 변환기는:
    톱 전압(top voltage)이 일단에 제공되고, 바텀 전압(bottom voltage)이 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltage) 들을 제공하는 레지스터 스트링(resister string);
    상기 레지스터 스트링에 일단이 전기적으로 연결되어 상기 복수의 계조 전압들 중 어느 하나를 출력하는 패스 트랜지스터를 포함하는 복수의 패스 트랜지스터들 및
    상기 복수의 패스 트랜지스터들을 제어하는 디코더를 포함하며,
    상기 복수의 패스 트랜지스터들은 출력하는 상기 계조 전압의 값에 따라 복수의 그룹들 중 어느 한 그룹에 포함되며,
    동일한 그룹에 포함된 패스 트랜지스터들은 동일한 타입이며,
    상기 동일한 그룹에 포함된 패스 트랜지스터들은 동일한 웰에 배치되되, 상기 동일한 웰에 제공되는 웰 바이어스 전압이 상기 동일한 그룹에 포함된 패스 트랜지스터들의 바디 전극에 제공되며,
    상기 동일한 그룹에 포함된 상기 패스 트랜지스터들은 동일한 깊은 웰에 배치된 디지털 아날로그 변환기.
  20. 디지털 아날로그 변환기로, 상기 디지털 아날로그 변환기는:
    톱 전압(top voltage)이 일단에 제공되고, 바텀 전압(bottom voltage)이 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltage) 들을 제공하는 레지스터 스트링(resister string);
    상기 레지스터 스트링에 일단이 전기적으로 연결되어 상기 복수의 계조 전압들 중 어느 하나를 출력하는 패스 트랜지스터를 포함하는 복수의 패스 트랜지스터들 및
    상기 복수의 패스 트랜지스터들을 제어하는 디코더를 포함하며,
    상기 복수의 패스 트랜지스터들은 출력하는 상기 계조 전압의 값에 따라 복수의 그룹들 중 어느 한 그룹에 포함되며,
    동일한 그룹에 포함된 패스 트랜지스터들은 동일한 타입이며,
    상기 동일한 그룹에 포함된 패스 트랜지스터들은 동일한 웰에 배치되되, 상기 동일한 웰에 제공되는 웰 바이어스 전압이 상기 동일한 그룹에 포함된 패스 트랜지스터들의 바디 전극에 제공되며,
    상기 동일한 그룹에 포함된 패스 트랜지스터들은 NMOS 패스 트랜지스터들로,
    상기 디코더는 상기 동일한 그룹에 포함된 패스 트랜지스터들이 출력하는 계조 전압의 최소 전압과,
    상기 동일한 그룹에 포함된 패스 트랜지스터들이 출력하는 계조 전압의 최대값과 상기 패스 트랜지스터의 문턱 전압이 더해진 전압 사이에서 스윙하는 제어 신호로 상기 패스 트랜지스터를 제어하는 디지털 아날로그 변환기.
  21. 제20항에 있어서,
    상기 디코더는 상기 동일한 그룹에 포함된 패스 트랜지스터들이 출력하는 계조 전압의 최소 전압과
    상기 동일한 그룹에 포함된 패스 트랜지스터들이 출력하는 계조 전압의 최대값과 상기 패스 트랜지스터의 문턱 전압에 상기 패스 트랜지스터의 과구동 전압이 더 더해진 전압 사이에서 스윙하는 제어 신호로 상기 패스 트랜지스터를 제어하는 디지털 아날로그 변환기.
  22. 디지털 아날로그 변환기로, 상기 디지털 아날로그 변환기는:
    톱 전압(top voltage)이 일단에 제공되고, 바텀 전압(bottom voltage)이 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltage) 들을 제공하는 레지스터 스트링(resister string);
    상기 레지스터 스트링에 일단이 전기적으로 연결되어 상기 복수의 계조 전압들 중 어느 하나를 출력하는 패스 트랜지스터를 포함하는 복수의 패스 트랜지스터들 및
    상기 복수의 패스 트랜지스터들을 제어하는 디코더를 포함하며,
    상기 복수의 패스 트랜지스터들은 출력하는 상기 계조 전압의 값에 따라 복수의 그룹들 중 어느 한 그룹에 포함되며,
    동일한 그룹에 포함된 패스 트랜지스터들은 동일한 타입이며,
    상기 동일한 그룹에 포함된 패스 트랜지스터들은 동일한 웰에 배치되되, 상기 동일한 웰에 제공되는 웰 바이어스 전압이 상기 동일한 그룹에 포함된 패스 트랜지스터들의 바디 전극에 제공되며,
    상기 동일한 그룹에 포함된 패스 트랜지스터들은 PMOS 패스 트랜지스터들로,
    상기 디코더는 상기 동일한 그룹에 포함된 패스 트랜지스터들이 출력하는 계조 전압의 최소 전압과 상기 패스 트랜지스터의 문턱 전압이 더해진 전압과,
    상기 동일한 그룹에 포함된 패스 트랜지스터들이 출력하는 계조 전압의 최대 전압 사이에서 스윙하는 제어 신호로 상기 패스 트랜지스터를 제어하는 디지털 아날로그 변환기.
  23. 제20항 및 제21항 중 어느 한 항에 있어서,
    상기 디코더는 상기 동일한 그룹에 포함된 패스 트랜지스터들이 출력하는 계조 전압의 최대 전압과 상기 패스 트랜지스터의 문턱 전압에 상기 패스 트랜지스터의 과구동 전압이 더 더해진 전압 사이에서 스윙하는 제어 신호로 상기 패스 트랜지스터를 제어하는 디지털 아날로그 변환기.
  24. 삭제
  25. 입력된 디지털 정보에 상응하는 아날로그 신호를 제공하는 디지털 아날로그 변환기로, 상기 디지털 아날로그 변환기는:
    톱 전압(top voltage)이 일단에 제공되고, 바텀 전압(bottom voltage)이 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltage) 들을 제공하는 레지스터 스트링(resister string);
    상기 복수의 계조 전압들 중 어느 하나를 출력하며, 출력하는 계조 전압에 따라 복수의 그룹으로 배치된 복수의 패스 트랜지스터들;
    상기 복수의 패스 트랜지스터들을 제어하는 디코더를 포함하며,
    상기 디코더는 상기 그룹별로 서로 다른 상한 전압과 하한 전압에서 스윙하는 복수의 제어 신호들을 형성하여 상기 복수의 패스 트랜지스터들을 제어하는 디지털 아날로그 변환기.
  26. 제25항에 있어서,
    상기 디코더는,
    상기 디지털 정보를 입력받아 상기 톱 전압과 기준 전압 사이에서 스윙하는 중간 신호를 형성하는 레벨 시프터 모듈(level shifter module)과,
    상기 중간 신호로 구동되어 상기 서로 다른 상한 전압과 상기 하한 전압에서 스윙하는 복수의 예비 신호들을 형성하는 복수의 게이트 구동 모듈들 및
    상기 복수의 예비 신호들을 제공받아 상기 패스 트랜지스터를 구동하는 제어 신호를 형성하는 디코딩 로직(decoding logic)을 포함하는 디지털 아날로그 변환기.
  27. 제26항에 있어서,
    상기 디코더는,
    상기 복수의 예비 신호들을 제공받고, 디코딩하여 구동하고자 하는 패스 트랜지스터가 위치하는 그룹에 상응하는 상기 상한 전압과 상기 하한 전압을 가지는 제어 신호를 형성하는 디지털 아날로그 변환기.
  28. 제26항에 있어서,
    상기 레벨 시프터 모듈은,
    상기 디지털 정보를 제공 받아 중간 전압과 기준 전압 사이에서 스윙하는 신호를 제공하는 제1 서브 모듈과,
    상기 제1 서브 모듈이 출력한 신호를 제공받아 상기 톱 전압과 상기 기준 전압 사이에서 스윙하는 신호를 제공하는 제2 서브 모듈을 포함하며,
    상기 중간 전압은 상기 제2 서브 모듈을 구동할 수 있는 전압인 디지털 아날로그 변환기.
  29. 소스 드라이버(source driver)로, 상기 소스 드라이버는:
    디지털 신호를 제공받는 디코더와, 복수의 계조 전압들을 제공하는 레지스터 스트링 및 상기 디지털 신호에 상응하는 계조 전압을 출력하는 복수의 패스 트랜지스터를 포함하는 디지털 아날로그 변환기; 및
    상기 디지털 아날로그 변환기가 출력하는 상기 계조 전압을 증폭하여 제공하는 버퍼 증폭기를 포함하고,
    상기 복수의 패스 트랜지스터들은 출력하는 계조 전압에 따라 복수의 그룹들 중 어느 하나에 배치되며, 상기 그룹에 포함된 패스 트랜지스터의 개수는 2의 거듭제곱으로 표시되지 않는 소스 드라이버.
  30. 제29항에 있어서,
    상기 디지털 아날로그 변환기는,
    상기 복수의 그룹들 중 어느 하나에 속한 패스 트랜지스터가 제공하는 계조 전압을 상기 버퍼 증폭기에 제공하는 복수의 그룹 선택 트랜지스터를 더 포함하는 소스 드라이버.
  31. 제30항에 있어서,
    상기 디코더는 상기 디지털 신호를 디코딩하여 상기 복수의 패스 트랜지스터를 제어하는 신호와 상기 그룹 선택 트랜지스터를 제어하는 신호를 형성하는 소스 드라이버.
  32. 제31항에 있어서,
    상기 그룹 선택 트랜지스터를 제어하는 신호는 상기 복수의 계조 전압들 중 최대 전압에서 기준 전압까지 스윙하는 신호인 소스 드라이버.
  33. 제29항에 있어서,
    동일한 상기 그룹에 속한 패스 트랜지스터들은 동일한 깊은 웰에 배치되며,
    상기 동일한 깊은 웰에 배치된 패스 트랜지스터들은 N 웰에 배치거나, 또는 P 웰에 배치되고,
    상기 N 웰에 배치된 패스 트랜지스터가 제공하는 계조 전압 또는 P 웰에 배치된 패스 트랜지스터가 제공하는 계조 전압은 웰 선택 트랜지스터에 의하여 선택되어 출력되는 소스 드라이버.
  34. 제33항에 있어서,
    상기 웰 선택 트랜지스터는 상기 패스 트랜지스터에 비하여 큰 사이즈를 가지는 트랜지스터인 소스 드라이버.
  35. 제33항에 있어서,
    상기 디코더는 상기 디지털 신호를 디코딩하여 상기 웰 선택 트랜지스터를 제어하는 신호를 형성하는 소스 드라이버.
  36. 제29항에 있어서,
    상기 그룹들은 상기 그룹에 위치하는 패스 트랜지스터가 제공하는 계조 전압에 따라 서로 구별되며,
    낮은 계조 전압을 제공하는 그룹에 속하는 패스 트랜지스터들의 개수는
    높은 계조 전압을 제공하는 그룹에 속하는 패스 트랜지스터들의 개수에 비하여 적은 소스 드라이버.
  37. 제29항에 있어서,
    상기 그룹들은 상기 그룹에 위치하는 패스 트랜지스터가 제공하는 계조 전압에 따라 서로 구별되며,
    낮은 계조 전압을 제공하는 그룹에 속하는 패스 트랜지스터들의 개수와
    높은 계조 전압을 제공하는 그룹에 속하는 패스 트랜지스터들의 개수는 동일한 소스 드라이버.
  38. 제29항에 있어서,
    상기 그룹들은 상기 그룹에 위치하는 패스 트랜지스터가 제공하는 계조 전압에 따라 서로 구별되며,
    낮은 계조 전압을 제공하는 그룹에 속하는 패스 트랜지스터들의 개수는
    높은 계조 전압을 제공하는 그룹에 속하는 패스 트랜지스터들의 개수에 비하여 큰 소스 드라이버.
  39. 소스 드라이버(source driver)로, 상기 소스 드라이버는:
    디지털 신호를 제공받는 디코더와, 복수의 계조 전압들을 제공하는 레지스터 스트링 및 상기 디지털 신호에 상응하는 계조 전압을 출력하는 복수의 패스 트랜지스터를 포함하는 디지털 아날로그 변환기; 및
    상기 디지털 아날로그 변환기가 출력하는 상기 계조 전압을 증폭하여 제공하는 버퍼 증폭기를 포함하고,
    상기 복수의 패스 트랜지스터들은 출력하는 계조 전압에 따라 복수의 그룹들 중 어느 하나에 배치되며, 상기 그룹에 포함된 패스 트랜지스터의 개수는 2의 거듭제곱으로 표시되며,
    상기 소스 드라이버는 상기 복수의 그룹들 중 어느 하나에 속한 패스 트랜지스터가 제공하는 계조 전압을 상기 버퍼 증폭기에 제공하는 복수의 그룹 선택 트랜지스터를 더 포함하는 소스 드라이버.
  40. 제39항에 있어서,
    상기 그룹들은 상기 그룹에 위치하는 패스 트랜지스터가 제공하는 계조 전압에 따라 서로 구별되며,
    낮은 계조 전압을 제공하는 그룹에 속하는 패스 트랜지스터들의 개수는
    높은 계조 전압을 제공하는 그룹에 속하는 패스 트랜지스터들의 개수에 비하여 적은 소스 드라이버.
  41. 삭제
  42. 제39항에 있어서,
    상기 디코더는 상기 디지털 신호를 디코딩하여 상기 복수의 패스 트랜지스터를 제어하는 신호와 상기 그룹 선택 트랜지스터를 제어하는 신호를 형성하는 소스 드라이버.
  43. 디지털 신호를 제공받아 그에 상응하는 제어 신호를 제공하는 디코더;
    서로 다른 바이어스가 제공되는 복수의 웰에 배치되고, 상기 제어 신호로 제어되어 상기 디지털 신호에 상응하는 출력 신호를 제공하는 복수의 패스 트랜지스터들을 포함하는 복수의 패스 트랜지스터 그룹들;
    상기 패스 트랜지스터 그룹들 중 어느 하나의 그룹을 선택하는 그룹 선택 트랜지스터들;
    상기 그룹 선택 트랜지스터들의 출력 노드를 상기 출력 신호에 상응하는 전위로 프리 차지(precharge)하는 복수의 프리 차지 스위치들을 포함하는 소스 드라이버.
  44. 제43항에 있어서,
    상기 프리 차지 스위치들은 상기 디코더에 의하여 제어되는 소스 드라이버.
  45. 제43항에 있어서,
    상기 프리 차지 스위치들은 프리 차지 디코더에 의하여 제어되는 소스 드라이버.
  46. 제43항에 있어서,
    상기 프리 차지 스위치는 상기 그룹 선택 트랜지스터들의 출력 노드를 다음 출력 신호를 출력하는 상기 패스 트랜지스터가 포함된 상기 웰에 제공되는 상기 바이어스로 프리 차지하는 소스 드라이버.
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