JP2011059221A - データドライバ - Google Patents
データドライバ Download PDFInfo
- Publication number
- JP2011059221A JP2011059221A JP2009206673A JP2009206673A JP2011059221A JP 2011059221 A JP2011059221 A JP 2011059221A JP 2009206673 A JP2009206673 A JP 2009206673A JP 2009206673 A JP2009206673 A JP 2009206673A JP 2011059221 A JP2011059221 A JP 2011059221A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- selection circuit
- gradation
- data driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/04—Display protection
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
【課題】保護素子を多数使用しない場合、階調電圧選択回路のサイズを増大させずに、ESD対策を行うデータドライバを提供すること。
【解決手段】ESD保護素子15は、第1電源端子[VDD]と端子[TV0]〜[TV9]間に接続されたP型保護素子PPと、第2電源端子[VSS]と端子[TV0]〜[TV9]間に接続されたN型保護素子PNとを備えている。ESD対策用ダミー階調電圧選択回路16は、それぞれ抵抗素子R0〜R7、R8〜R15、R16〜R23、R24〜R31、R32〜R39、R40〜R47、R48〜R55、R56〜R63と選択回路13−1、13−2、13−3、13−4、14−1、14−2、14−3、14−4間に接続されたダミー選択回路17−1〜17−4、18−1〜18−4を備え、ダミー選択回路17−1〜17−4、18−1〜18−4が動作時に常時オン状態により抵抗素子として用いられる。
【選択図】図8
【解決手段】ESD保護素子15は、第1電源端子[VDD]と端子[TV0]〜[TV9]間に接続されたP型保護素子PPと、第2電源端子[VSS]と端子[TV0]〜[TV9]間に接続されたN型保護素子PNとを備えている。ESD対策用ダミー階調電圧選択回路16は、それぞれ抵抗素子R0〜R7、R8〜R15、R16〜R23、R24〜R31、R32〜R39、R40〜R47、R48〜R55、R56〜R63と選択回路13−1、13−2、13−3、13−4、14−1、14−2、14−3、14−4間に接続されたダミー選択回路17−1〜17−4、18−1〜18−4を備え、ダミー選択回路17−1〜17−4、18−1〜18−4が動作時に常時オン状態により抵抗素子として用いられる。
【選択図】図8
Description
本発明は、液晶表示装置に適用されるデータドライバに関する。
図1は、第1従来例のデータドライバとして、特許文献1に記載されたデータドライバの回路構成を示している。
第1従来例のデータドライバは、階調電圧生成回路11と、階調電圧選択回路12とを具備している。
階調電圧発生回路11は、基準電圧Vref0〜VrefM(Mは2以上の整数)に基づいて2n個(nは2以上の整数)の階調電圧V0〜V(2n−1)を生成し、それを階調電圧選択回路12に供給する。階調電圧選択回路12は、その階調電圧V0〜V(2n−1)と共に、それぞれn個のデジタル信号D1〜Dnを受け取る。階調電圧選択回路12は、そのデジタル信号D1〜Dnに応じた1つの階調電圧(選択階調電圧)を階調電圧V0〜V(2n−1)の中から選択し、複数のデータ線に供給する。
階調電圧生成回路11は、直列接続された64個の抵抗素子を備えている。図示しないが、64個の抵抗素子を抵抗素子R0〜R63と称する。また、複数の端子をそれぞれ端子[TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9]と称する。また、端子[TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9]に供給される電圧を基準電圧Vref0、Vref1、Vref2、Vref3、Vref4、Vref5、Vref6、Vref7、Vref8、Vref9と称する。複数の端子[TV0]〜[TV1]、[TV1]〜[TV2]、[TV2]〜[TV3]、[TV3]〜[TV4]、[TV5]〜[TV6]、[TV6]〜[TV7]、[TV7]〜[TV8]、[TV8]〜[TV9]間には、それぞれ、複数の抵抗素子R0〜R7、R8〜R15、R16〜R23、R24〜R31、R32〜R39、R40〜R47、R48〜R55、R56〜R63が設けられている。この抵抗素子R0〜R63により、基準電圧Vref0〜Vref9に対して複数の階調電圧V0〜V63が生成される。
一般的に、正負の極性を有する階調電圧が複数のデータ線3に供給されるように、コモン電圧VCOMは、電圧V0〜V9のうちの電圧V4と電圧V5との間になるように設定される。
階調電圧選択回路12は、1番目からn番目までのn個の階調電圧選択部を備えている(例えば、特許文献1、2参照。)。n個の階調電圧選択部のうちのj番目(jは1≦j≦nを満たす整数)の階調電圧選択部は、n個のデジタル信号D1〜Dnのうちのj番目のデジタル信号Dj(デジタル信号Qj、XQj)に応じて、(2n/2j−1)個の階調電圧の中から(2n/2j)個の階調電圧を選択する。即ち、jが1である場合、64種類の階調電圧から32種類の階調電圧に絞られ、jが2である場合、32種類の階調電圧から16種類の階調電圧に絞られ、最終的に1種類の階調電圧(選択階調電圧)に絞られる。
n個の階調電圧選択部の各々は、複数の選択回路13−1〜13−4、14−1〜14−4を備えている。複数の選択回路13−1、13−2、13−3、13−4、14−1、14−2、14−3、14−4は、それぞれ、複数の抵抗素子R0〜R7、R8〜R15、R16〜R23、R24〜R31、R32〜R39、R40〜R47、R48〜R55、R56〜R63に対応して設けられたMOSトランジスタを含んでいる。
ここで、コモン電圧VCOMが電圧V4と電圧V5との間になるように設定されているため、複数の選択回路13−1〜13−4、14−1〜14−4のうちの正極側選択回路群13−1、13−2、13−3、13−4及び負極側選択回路群14−1、14−2、14−3、14−4は、それぞれ、複数の抵抗素子R0〜R63のうちの正極側抵抗素子群R0〜R7、R8〜R15、R16〜R23、R24〜R31、負極側抵抗素子群R32〜R39、R40〜R47、R48〜R55、R56〜R63に対応して設けられている。
正極側選択回路群13−1〜13−4に含まれるMOSトランジスタは、P型MOSトランジスタであり、正極側選択回路群13−1〜13−4に含まれるP型MOSトランジスタをそれぞれP型MOSトランジスタTA、TB、TC、TCと称する。正極側選択回路群13−3、13−4に含まれるP型MOSトランジスタTCのサイズは共に同じである。
負極側選択回路群14−1〜14−4に含まれるMOSトランジスタは、N型MOSトランジスタであり、負極側選択回路群14−1〜14−4に含まれるN型MOSトランジスタをそれぞれN型MOSトランジスタTD、TD、TE、TFと称する。負極側選択回路群14−1、14−2に含まれるN型MOSトランジスタTDのサイズは共に同じである。
P型MOSトランジスタTA、TB、TC及びN型MOSトランジスタTD、TE、TFのサイズは、複数の階調電圧V0〜V63に応じて決定される。具体的には、P型MOSトランジスタTA、TB、TC及びN型MOSトランジスタTD、TE、TFは、ドレイン−バックゲート、ソース−バックゲート間に印加される電圧に応じて決定される。即ち、印加される電圧に応じて、オフセット長とドレイン−バックゲート間隔が設定されている。そこで、P型MOSトランジスタTA、TB、TCのうちのP型MOSトランジスタTCは、最も耐圧の高いものが使用される。N型MOSトランジスタTD、TE、TFのうちのN型MOSトランジスタTDは、最も耐圧の高いものが使用される。
第1従来例のデータドライバにおいて、図示しない端子[TV0]〜[TV9]、第1電源端子[VDD]、第2電源端子[VSS]は外部入力端子である。このため、第1従来例のデータドライバでは、ESD(Electro−Static Discharge;静電気放電)に対する保護回路が必要となる。
図2は、第2従来例のデータドライバとして、ESD対策用のデータドライバの回路構成を示している。図3は、図2の概念図である。
第2従来例のデータドライバは、第1従来例のデータドライバに対して、更に、ESD保護素子115を具備している。
ESD保護素子115は、保護回路115−1〜115−5を備えている。保護回路115−1〜115−5は、それぞれ、ダイオードであるP型保護素子PP1〜PP5、N型保護素子PN1〜PN5を備えている。
P型保護素子PP1は、基準電圧Vref0〜Vref9よりも高い第1電源電圧VDDが供給される第1電源端子[VDD]と、端子[TV0]、[TV1]との間に接続されている。P型保護素子PP2は、第1電源端子[VDD]と、端子[TV2]との間に接続されている。P型保護素子PP3は、第1電源端子[VDD]と、端子[TV3]、[TV4]、[TV5]、[TV6]との間に接続されている。P型保護素子PP4は、第1電源端子[VDD]と、端子[TV7]との間に接続されている。P型保護素子PP5は、第1電源端子[VDD]と、端子[TV8]、[TV9]との間に接続されている。
N型保護素子PN1は、基準電圧Vref0〜Vref9よりも低い第2電源電圧VSSが供給される第2電源端子[VSS]と、端子[TV0]、[TV1]との間に接続されている。N型保護素子PN2は、第2電源端子[VSS]と、端子[TV2]との間に接続されている。N型保護素子PN3は、第2電源端子[VSS]と、端子[TV3]、[TV4]、[TV5]、[TV6]との間に接続されている。N型保護素子PN4は、第2電源端子[VSS]と、端子[TV7]との間に接続されている。N型保護素子PN5は、第2電源端子[VSS]と、端子[TV8]、[TV9]との間に接続されている。
図4は、N型MOSトランジスタTD、TE、TFの耐圧と、N型MOSトランジスタTD、TE、TFに対応するN型保護素子PN3〜PN5の耐圧と、それぞれ使用される階調電源電圧との関係を表している。N型保護素子の耐圧は、使用される電源電圧より高く、対応するMOSトランジスタの耐圧より低く設定される。P型MOSトランジスタTA、TB、TCの耐圧と、P型MOSトランジスタTA、TB、TCに対応するP型保護素子PN1〜PN3の耐圧と、それぞれ使用される階調電源電圧との関係についても同じであり、P型保護素子の耐圧は、使用される電源電圧より高く、対応するMOSトランジスタの耐圧より低く設定される。
第2従来例において、保護素子の耐圧を低下させることは難しい。更に、各端子[TV0]〜[TV9]に接続された保護素子の耐圧と、それに対応するMOSトランジスタの耐圧とのバランスが異なる。そのため、第2従来例のデータドライバでは、N型・P型保護素子で各3種類の保護素子を用意する必要がある。
図5は、第3従来例のデータドライバとして、保護素子を多数使用しない場合のデータドライバの回路構成を示している。
第3従来例のデータドライバは、第2従来例のデータドライバのESD保護素子115に代えて、ESD保護素子15を具備している。
ESD保護素子15は、保護回路15−1を備えている。保護回路15−1は、ダイオードであるP型保護素子PP、N型保護素子PNを備えている。
P型保護素子PPは、第1電源端子[VDD]と、複数の端子[TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9]との間に接続されている。
N型保護素子PNは、第2電源端子[VSS]と、複数の端子[TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9]との間に接続されている。
第3従来例のデータドライバにESD保護素子15が設けられることにより、階調電圧選択回路12のn個の階調電圧選択部の各々の正極側選択回路群13−1〜13−4及び負極側選択回路群14−1〜14−4は、それぞれ、階調電圧発生回路11に接続され、且つ、デジタル信号XQjが供給される1番目の階調電圧選択部の正極側選択回路群13−1A〜13−4A、負極側選択回路群14−1A〜14−4Aと、それ以外の正極側選択回路群13−1B〜13−4B、負極側選択回路群14−1B〜14−4Bに分類される。
この場合、正極側選択回路群13−1B、13−2B、13−3B、13−4Bに含まれるP型MOSトランジスタはそれぞれP型MOSトランジスタTA、TB、TC、TCである。負極側選択回路群14−1B、14−2B、14−3B、14−4Bに含まれるN型MOSトランジスタはそれぞれN型MOSトランジスタTD、TD、TE、TFである。
また、正極側選択回路群13−1A〜13−4Aに含まれるP型MOSトランジスタはP型MOSトランジスタTCである。即ち、正極側選択回路群13−1A〜13−4Aに含まれるP型MOSトランジスタTCは、正極側選択回路群13−3B、13−4Bに含まれるP型MOSトランジスタTCと同じサイズである。
また、負極側選択回路群14−1A〜14−4Aに含まれるN型MOSトランジスタはN型MOSトランジスタTDである。即ち、負極側選択回路群14−1A〜14−4Aに含まれるN型MOSトランジスタTDは、負極側選択回路群14−1B、14−2Bに含まれるN型MOSトランジスタTDと同じサイズである。
このように、第3従来例のデータドライバでは、第2従来例のデータドライバに対して、正極側選択回路群13−1A〜13−4A、負極側選択回路群14−1A〜14−4Aに含まれるMOSトランジスタのサイズが増大する。このため、正極側選択回路群13−1A〜13−4A及び負極側選択回路群14−1A〜14−4Aに含まれるMOSトランジスタのサイズに合わせて、階調電圧選択回路12のサイズをわざわざ大きくしなければならない。これにより、チップサイズ全体が増大してしまう。従って、保護素子を多数使用しない場合、階調電圧選択回路12のサイズを増大させずに、ESD対策を行うことが望まれる。
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明のデータドライバ(7)は、階調電圧生成回路(11)と、階調電圧選択回路(12)と、ESD(Electro−Static Discharge;静電気放電)保護素子(15)と、ESD対策用ダミー階調電圧選択回路(16)とを具備している。階調電圧生成回路(11)は、基準電圧(Vref0〜Vref9)が供給される複数の端子([TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9])にそれぞれ直列接続され、基準電圧(Vref0〜Vref9)に基づいて複数の階調電圧(V0〜V63)を生成するための複数の抵抗素子(R0〜R7、R8〜R15、R16〜R23、R24〜R31、R32〜R39、R40〜R47、R48〜R55、R56〜R63)を備えている。階調電圧選択回路(12)は、デジタル信号(Dj(Qj、XQj)(jは1≦j≦nを満たす整数))に応じた選択階調電圧を複数の階調電圧(V0〜V63)の中から選択し、データ線(3)に供給する。階調電圧選択回路(12)は、複数の選択回路(13−1〜13−4、14−1〜14−4)を備えている。複数の選択回路(13−1、13−2、13−3、13−4、14−1、14−2、14−3、14−4)は、複数の抵抗素子(R0〜R7、R8〜R15、R16〜R23、R24〜R31、R32〜R39、R40〜R47、R48〜R55、R56〜R63)のそれぞれに対応して設けられたMOSトランジスタを含んでいる。ESD保護素子(15)は、P型保護素子(PP)と、N型保護素子(PN)とを備えている。P型保護素子(PP)は、基準電圧(Vref0〜Vref9)よりも高い第1電源電圧(VDD)が供給される第1電源端子([VDD])と複数の端子([TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9])間に接続されている。N型保護素子(PN)は、基準電圧(Vref0〜Vref9)よりも低い第2電源電圧(VSS)が供給される第2電源端子([VSS])と複数の端子([TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9])間に接続されている。ESD対策用ダミー階調電圧選択回路(16)は、複数のダミー選択回路(17−1〜17−4、18−1〜18−4)を備えている。複数のダミー選択回路(17−1、17−2、17−3、17−4、18−1、18−2、18−3、18−4)は、それぞれ複数の抵抗素子(R0〜R7、R8〜R15、R16〜R23、R24〜R31、R32〜R39、R40〜R47、R48〜R55、R56〜R63)と複数の選択回路(13−1、13−2、13−3、13−4、14−1、14−2、14−3、14−4)との間に接続されている。ESD対策用ダミー階調電圧選択回路(16)は、複数のダミー選択回路(17−1〜17−4、18−1〜18−4)が動作時に常時オン状態であることにより抵抗素子として用いられる。
以上により、本発明のデータドライバ(7)によれば、第2従来例のデータドライバのESD保護素子(115)の代わりに、上述のESD保護素子(15)を具備し、第2従来例に対して、上述のESD対策用ダミー階調電圧選択回路(16)を更に具備することにより、第2従来例に対して階調電圧選択回路(12)の内部のMOSトランジスタのサイズが変わらない。これにより、本発明のデータドライバ(7)によれば、第3従来例のデータドライバのように、階調電圧選択回路(12)のサイズをわざわざ大きくする必要がない。本発明のデータドライバ(7)によれば、保護素子を多数使用しない場合、階調電圧選択回路(12)のサイズを増大させずに、ESD対策を行うことができる。
以下に添付図面を参照して、本発明の実施形態によるデータドライバについて詳細に説明する。
図6は、本発明の実施形態によるデータドライバ7が適用される液晶表示装置1の構成を示すブロック図である。
液晶表示装置1は、マトリックス状に配置された複数の画素5を有する液晶ディスプレイパネル2を具備している。その液晶ディスプレイパネル2には、複数のデータ線3と複数の走査線4が互いに交差するように形成されており、各交点に画素5が設けられている。画素5は、TFT(Thin Film Transistor)と、液晶と、コモン電極とを有している。TFTのゲート端子は走査線4に接続され、TFTのソース端子あるいはドレイン端子はデータ線3に接続されている。液晶の一端は、TFTのソース端子あるいはドレイン端子に接続され、その他端は、一定のコモン電圧VCOMが印加されるコモン電極に接続されている。
液晶表示装置1は、更に、制御回路6、データドライバ7、及び走査ドライバ8を具備している。制御回路6は、走査線制御信号を走査ドライバ8に出力し、画像の一部を表すデジタル信号をデータドライバ7に出力する。走査ドライバ8は、走査線制御信号に従って、複数の走査線4を順番に駆動する。データドライバ7は、デジタル信号に応じたアナログ階調電圧を複数のデータ線3に供給する。これにより、複数の走査線4のうちの選択された1本の走査線4に接続された複数の画素5のそれぞれに階調電圧(画素電圧)が印加される。複数の走査線4が順番に駆動されることによって、画像が液晶ディスプレイパネル2に表示される。
液晶表示装置1は、更に、電源回路9を具備している。電源回路9は、各回路に所定の電圧を供給する。例えば、電源回路9は、第1電源電圧VDD、第2電源電圧VSS、基準電圧Vγなどをデータドライバ7に供給する。また、電源回路9は、コモン電圧VCOMを画素5のコモン電極に供給する。
図7は、本発明の実施形態によるデータドライバ7の構成を示すブロック図である。
データドライバ7は、階調電圧発生回路11と、階調電圧選択回路12とを備えている。
階調電圧発生回路11には、上述の電源回路9から基準電圧Vγが供給される。例えば、基準電圧Vγは、複数の基準電圧Vref0〜VrefM(Mは2以上の整数)を含んでいてもよい。階調電圧発生回路11は、その基準電圧Vref0〜VrefMに基づいて2n個(nは2以上の整数)の階調電圧V0〜V(2n−1)を生成し、それを階調電圧選択回路12に供給する。階調電圧選択回路12は、その階調電圧V0〜V(2n−1)と共に、それぞれn個のデジタル信号D1〜Dnを受け取る。階調電圧選択回路12は、そのデジタル信号D1〜Dnに応じた1つの階調電圧(選択階調電圧)を階調電圧V0〜V(2n−1)の中から選択し、複数のデータ線3に供給する。
以下、mが9であり、nが6であるものとする。nが6である場合、64階調の表示が行われる。
図8は、本発明の実施形態によるデータドライバ7の回路構成を示している。
階調電圧生成回路11は、直列接続された64個の抵抗素子を備えている。図示しないが、64個の抵抗素子を抵抗素子R0〜R63と称する。また、複数の端子をそれぞれ端子[TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9]と称する。また、端子[TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9]に供給される電圧を基準電圧Vref0、Vref1、Vref2、Vref3、Vref4、Vref5、Vref6、Vref7、Vref8、Vref9と称する。複数の端子[TV0]〜[TV1]、[TV1]〜[TV2]、[TV2]〜[TV3]、[TV3]〜[TV4]、[TV5]〜[TV6]、[TV6]〜[TV7]、[TV7]〜[TV8]、[TV8]〜[TV9]間には、それぞれ、複数の抵抗素子R0〜R7、R8〜R15、R16〜R23、R24〜R31、R32〜R39、R40〜R47、R48〜R55、R56〜R63が設けられている。この抵抗素子R0〜R63により、基準電圧Vref0〜Vref9に対して複数の階調電圧V0〜V63が生成される。
一般的に、正負の極性を有する階調電圧が複数のデータ線3に供給されるように、コモン電圧VCOMは、電圧V0〜V9のうちの電圧V4と電圧V5との間になるように設定される。
階調電圧選択回路12は、1番目からn番目までのn個の階調電圧選択部を備えている(例えば、特許文献1、2参照。)。n個の階調電圧選択部のうちのj番目(jは1≦j≦nを満たす整数)の階調電圧選択部は、n個のデジタル信号D1〜Dnのうちのj番目のデジタル信号Dj(デジタル信号Qj、XQj)に応じて、(2n/2j−1)個の階調電圧の中から(2n/2j)個の階調電圧を選択する。即ち、jが1である場合、64種類の階調電圧から32種類の階調電圧に絞られ、jが2である場合、32種類の階調電圧から16種類の階調電圧に絞られ、最終的に1種類の階調電圧(選択階調電圧)に絞られる。
n個の階調電圧選択部の各々は、複数の選択回路13−1〜13−4、14−1〜14−4を備えている。複数の選択回路13−1、13−2、13−3、13−4、14−1、14−2、14−3、14−4は、それぞれ、複数の抵抗素子R0〜R7、R8〜R15、R16〜R23、R24〜R31、R32〜R39、R40〜R47、R48〜R55、R56〜R63に対応して設けられたMOSトランジスタを含んでいる。
ここで、コモン電圧VCOMが電圧V4と電圧V5との間になるように設定されているため、複数の選択回路13−1〜13−4、14−1〜14−4のうちの正極側選択回路群13−1、13−2、13−3、13−4及び負極側選択回路群14−1、14−2、14−3、14−4は、それぞれ、複数の抵抗素子R0〜R63のうちの正極側抵抗素子群R0〜R7、R8〜R15、R16〜R23、R24〜R31、負極側抵抗素子群R32〜R39、R40〜R47、R48〜R55、R56〜R63に対応して設けられている。
正極側選択回路群13−1〜13−4に含まれるMOSトランジスタは、P型MOSトランジスタであり、正極側選択回路群13−1〜13−4に含まれるP型MOSトランジスタをそれぞれP型MOSトランジスタTA、TB、TC、TCと称する。正極側選択回路群13−3、13−4に含まれるP型MOSトランジスタTCのサイズは共に同じである。
負極側選択回路群14−1〜14−4に含まれるMOSトランジスタは、N型MOSトランジスタであり、負極側選択回路群14−1〜14−4に含まれるN型MOSトランジスタをそれぞれN型MOSトランジスタTD、TD、TE、TFと称する。負極側選択回路群14−1、14−2に含まれるN型MOSトランジスタTDのサイズは共に同じである。
データドライバ7は、更に、ESD(Electro−Static Discharge;静電気放電)保護素子15と、ESD対策用ダミー階調電圧選択回路16とを具備している。
ESD保護素子15は、保護回路15−1を備えている。保護回路15−1は、ダイオードであるP型保護素子PP、N型保護素子PNを備えている。
P型保護素子PPは、基準電圧Vref0〜Vref9よりも高い第1電源電圧VDDが供給される第1電源端子[VDD](図示しない)と、複数の端子[TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9]との間に接続されている。
N型保護素子PNは、基準電圧Vref0〜Vref9よりも低い第2電源電圧VSSが供給される第2電源端子[VSS](図示しない)と、複数の端子[TV0]、[TV1]、[TV2]、[TV3]、[TV4]、[TV5]、[TV6]、[TV7]、[TV8]、[TV9]との間に接続されている。
ESD対策用ダミー階調電圧選択回路16は、複数のダミー選択回路17−1〜17−4、18−1〜18−4を備えている。複数のダミー選択回路17−1、17−2、17−3、17−4、18−1、18−2、18−3、18−4は、それぞれ、複数の抵抗素子R0〜R7、R8〜R15、R16〜R23、R24〜R31、R32〜R39、R40〜R47、R48〜R55、R56〜R63と複数の選択回路13−1、13−2、13−3、13−4、14−1、14−2、14−3、14−4との間に接続されたMOSトランジスタを含んでいる。
ここで、コモン電圧VCOMが電圧V4と電圧V5との間になるように設定されているため、複数のダミー選択回路17−1〜17−4、18−1〜18−4のうちの正極側ダミー選択回路群17−1、17−2、17−3、17−4は、それぞれ、正極側抵抗素子群R0〜R7、R8〜R15、R16〜R23、R24〜R31と、正極側選択回路群13−1、13−2、13−3、13−4との間に接続されている。また、複数のダミー選択回路17−1〜17−4、18−1〜18−4のうちの負極側ダミー選択回路群18−1、18−2、18−3、18−4は、それぞれ、負極側抵抗素子群R32〜R39、R40〜R47、R48〜R55、R56〜R63と、負極側選択回路群14−1、14−2、14−3、14−4との間に接続されている。
ESD対策用ダミー階調電圧選択回路16は、複数のダミー選択回路(正極側ダミー選択回路群17−1〜17−4及び負極側ダミー選択回路群18−1〜18−4)が動作時に常時オン状態であることにより抵抗素子として用いられる。
正極側ダミー選択回路群17−1〜17−4に含まれるMOSトランジスタは、P型MOSトランジスタTCであり、負極側ダミー選択回路群18−1〜18−4に含まれるMOSトランジスタは、N型MOSトランジスタTDである。
そこで、正極側ダミー選択回路群17−1〜17−4に含まれるP型MOSトランジスタTCは、そのゲートに第2電源端子[VSS]が接続され、そのバックゲートに第1電源端子[VDD]が接続される。この場合、正極側ダミー選択回路群17−1〜17−4に含まれるP型MOSトランジスタは、第2電源端子[VSS]に供給される第2電源電圧VSSに応じてオンする。
また、負極側ダミー選択回路群18−1〜18−4に含まれるN型MOSトランジスタTDは、そのゲートに第1電源端子[VDD]が接続され、そのバックゲートに第2電源端子[VSS]が接続される。この場合、負極側ダミー選択回路群18−1〜18−4に含まれるN型MOSトランジスタは、第1電源端子[VDD]に供給される第1電源電圧VDDに応じてオンする。
正極側選択回路群13−1〜13−4に含まれるP型MOSトランジスタTA、TB、TC、TC、及び、負極側選択回路群14−1〜14−4に含まれるN型MOSトランジスタTD、TD、TE、TFのサイズは、複数の階調電圧V0〜V63に応じて決定される。そこで、正極側選択回路13−3〜13−4に含まれるP型MOSトランジスタTCは、最も耐圧が高いものが使用される。負極側選択回路14−1〜14−2に含まれるN型MOSトランジスタTDは、最も耐圧が高いものが使用される。
この場合、正極側ダミー選択回路群17−1〜17−4に含まれるP型MOSトランジスタTCのサイズは、正極側選択回路13−3〜13−4に含まれるP型MOSトランジスタTCのサイズと同じである。また、負極側ダミー選択回路群18−1〜18−4に含まれるN型MOSトランジスタTDのサイズは、負極側選択回路14−1〜14−2に含まれるN型MOSトランジスタTDのサイズと同じである。
以上の説明により、本発明の実施形態によるデータドライバ7によれば、第2従来例のデータドライバのESD保護素子115の代わりに、上述のESD保護素子15を具備し、第2従来例に対して、上述のESD対策用ダミー階調電圧選択回路16を更に具備することにより、第2従来例に対して階調電圧選択回路12の内部のMOSトランジスタのサイズが変わらない。これにより、本発明の実施形態によるデータドライバ7によれば、第3従来例のデータドライバのように、階調電圧選択回路12のサイズをわざわざ大きくする必要がない。本発明の実施形態によるデータドライバ7によれば、保護素子を多数使用しない場合、階調電圧選択回路12のサイズを増大させずに、ESD対策を行うことができる。
液晶テレビやPCモニターの急速な普及、携帯電話の高機能化に伴う大型・高精細の液晶ディスプレイパネルのニーズ拡大などを背景に、液晶ドライバICの市場は急成長しており、また、その急拡大を狙った戦略的な低コスト化が進められている。液晶ディスプレイパネルの低コスト化は、走査ドライバ8やデータドライバ7などの液晶ドライバICも例外ではない。液晶ドライバICの大半を占めるチップコスト低減を実現する手段としては、チップサイズの縮小化が必須である。一方、ESD対策を行うことも重要である。本発明では、ESD破壊のリスクを増やすことなく、そのチップサイズの縮小を実現している。
1 液晶表示装置、
2 液晶ディスプレイパネル、
3 データ線、
4 走査線、
5 画素、
6 制御回路、
7 データドライバ、
8 走査ドライバ、
9 電源回路、
11 階調電圧生成回路、
12 階調電圧選択回路、
13−1〜13−4、13−1A〜13−4A、13−1B〜13−4B 正極側選択回路、
14−1〜14−4、14−1A〜14−4A、14−1B〜14−4B 負極側選択回路、
15、115 ESD保護素子、
15−1、115−1〜115−5 保護回路、
16 ESD対策用ダミー階調電圧選択回路、
17−1〜17−4、18−1〜18−4 ダミー選択回路、
D1〜Dn、Q1〜Qn、XQ1〜XQn デジタル信号、
PN、PN1〜PN5 N型保護素子、
PP、PP1〜PP5 P型保護素子、
R0〜R63 抵抗素子、
V0〜V(2n−1)、V0〜V63 階調電圧、
VDD 第1電源電圧、
Vref0〜VrefM、Vref0〜Vref9 基準電圧、
VSS 第2電源電圧
2 液晶ディスプレイパネル、
3 データ線、
4 走査線、
5 画素、
6 制御回路、
7 データドライバ、
8 走査ドライバ、
9 電源回路、
11 階調電圧生成回路、
12 階調電圧選択回路、
13−1〜13−4、13−1A〜13−4A、13−1B〜13−4B 正極側選択回路、
14−1〜14−4、14−1A〜14−4A、14−1B〜14−4B 負極側選択回路、
15、115 ESD保護素子、
15−1、115−1〜115−5 保護回路、
16 ESD対策用ダミー階調電圧選択回路、
17−1〜17−4、18−1〜18−4 ダミー選択回路、
D1〜Dn、Q1〜Qn、XQ1〜XQn デジタル信号、
PN、PN1〜PN5 N型保護素子、
PP、PP1〜PP5 P型保護素子、
R0〜R63 抵抗素子、
V0〜V(2n−1)、V0〜V63 階調電圧、
VDD 第1電源電圧、
Vref0〜VrefM、Vref0〜Vref9 基準電圧、
VSS 第2電源電圧
Claims (6)
- 基準電圧が供給される複数の端子にそれぞれ直列接続され、前記基準電圧に基づいて複数の階調電圧を生成するための複数の抵抗素子を備える階調電圧生成回路と、
デジタル信号に応じた選択階調電圧を前記複数の階調電圧の中から選択し、データ線に供給する階調電圧選択回路と、前記階調電圧選択回路は、前記複数の抵抗素子のそれぞれに対応して設けられたMOSトランジスタを含む複数の選択回路を備え、
前記基準電圧よりも高い第1電源電圧が供給される第1電源端子と前記複数の端子間に接続されたP型保護素子と、前記基準電圧よりも低い第2電源電圧が供給される第2電源端子と前記複数の端子間に接続されたN型保護素子とを備えるESD(Electro−Static Discharge;静電気放電)保護素子と、
それぞれ前記複数の抵抗素子と前記複数の選択回路との間に接続されたMOSトランジスタを含む複数のダミー選択回路を備え、前記複数のダミー選択回路が動作時に常時オン状態であることにより抵抗素子として用いられるESD対策用ダミー階調電圧選択回路と
を具備するデータドライバ。 - 前記複数の選択回路に含まれるMOSトランジスタのサイズは、前記複数の階調電圧に応じて決定され、
前記複数の選択回路のうちの第1選択回路に含まれるMOSトランジスタは、最も耐圧が高く、
前記複数のダミー選択回路に含まれるMOSトランジスタのサイズは、前記第1選択回路に含まれるMOSトランジスタのサイズと同じである
請求項1に記載のデータドライバ。 - 前記複数のダミー選択回路のうちの正極側ダミー選択回路群及び前記複数の選択回路のうちの正極側選択回路群に含まれるMOSトランジスタは、P型MOSトランジスタであり、
前記複数のダミー選択回路のうちの負極側ダミー選択回路群及び前記複数の選択回路のうちの負極側選択回路群に含まれるMOSトランジスタは、N型MOSトランジスタである
請求項2に記載のデータドライバ。 - 前記正極側ダミー選択回路群に含まれるP型MOSトランジスタは、そのゲートに前記第2電源端子が接続され、そのバックゲートに前記第1電源端子が接続され、前記第2電源端子に供給される前記第2電源電圧に応じてオンし、
前記負極側ダミー選択回路群に含まれるN型MOSトランジスタは、そのゲートに前記第1電源端子が接続され、そのバックゲートに前記第2電源端子が接続され、前記第1電源端子に供給される前記第1電源電圧に応じてオンする
請求項3に記載のデータドライバ。 - 前記階調電圧選択回路は、1番目からn番目までのn個(nは2以上の整数)の階調電圧選択部を備え、
前記n個の階調電圧選択部のうちのj番目(jは1≦j≦nを満たす整数)の階調電圧選択部は、n個のデジタル信号のうちのj番目のデジタル信号に応じて、(2n/2j−1)個の階調電圧の中から(2n/2j)個の階調電圧を選択し、
前記n個の階調電圧選択部の各々は、前記複数の選択回路
を備える請求項1〜4のいずれかに記載のデータドライバ。 - 請求項1〜5のいずれかに記載のデータドライバと、
複数のデータ線に接続された液晶ディスプレイパネルと
を具備し、
前記データドライバは、前記選択階調電圧を前記複数のデータ線に供給する
液晶表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009206673A JP2011059221A (ja) | 2009-09-08 | 2009-09-08 | データドライバ |
US12/876,653 US20110057923A1 (en) | 2009-09-08 | 2010-09-07 | Data driver |
CN2010102791413A CN102013241A (zh) | 2009-09-08 | 2010-09-08 | 数据驱动器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009206673A JP2011059221A (ja) | 2009-09-08 | 2009-09-08 | データドライバ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011059221A true JP2011059221A (ja) | 2011-03-24 |
Family
ID=43647388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009206673A Withdrawn JP2011059221A (ja) | 2009-09-08 | 2009-09-08 | データドライバ |
Country Status (3)
Country | Link |
---|---|
US (1) | US20110057923A1 (ja) |
JP (1) | JP2011059221A (ja) |
CN (1) | CN102013241A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101675573B1 (ko) * | 2016-03-21 | 2016-11-11 | 주식회사 이노액시스 | 레벨 시프터, 디지털 아날로그 변환기, 버퍼 증폭기 및 이를 포함하는 소스 드라이버와 전자 장치 |
KR101767249B1 (ko) * | 2016-03-21 | 2017-08-10 | 주식회사 이노액시스 | 디지털 아날로그 변환기 및 이를 이용하는 소스 드라이버 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101791577B1 (ko) * | 2011-01-17 | 2017-10-31 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 |
TWI433102B (zh) * | 2011-05-03 | 2014-04-01 | Raydium Semiconductor Corp | 顯示驅動器及畫面閃爍抑制裝置 |
CN103927961B (zh) * | 2013-12-30 | 2016-08-17 | 厦门天马微电子有限公司 | 一种栅极驱动电路、tft阵列基板及显示装置 |
US11443667B2 (en) * | 2018-05-22 | 2022-09-13 | Novatek Microelectronics Corp. | Display apparatus and data driving integrated circuit thereof |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100206870B1 (ko) * | 1995-11-28 | 1999-07-01 | 구본준 | 정전 방전 및 래치 업 방지회로 |
JP2007124428A (ja) * | 2005-10-31 | 2007-05-17 | Nec Electronics Corp | 電圧選択回路、液晶ディスプレイドライバ、液晶表示装置 |
-
2009
- 2009-09-08 JP JP2009206673A patent/JP2011059221A/ja not_active Withdrawn
-
2010
- 2010-09-07 US US12/876,653 patent/US20110057923A1/en not_active Abandoned
- 2010-09-08 CN CN2010102791413A patent/CN102013241A/zh active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101675573B1 (ko) * | 2016-03-21 | 2016-11-11 | 주식회사 이노액시스 | 레벨 시프터, 디지털 아날로그 변환기, 버퍼 증폭기 및 이를 포함하는 소스 드라이버와 전자 장치 |
KR101767249B1 (ko) * | 2016-03-21 | 2017-08-10 | 주식회사 이노액시스 | 디지털 아날로그 변환기 및 이를 이용하는 소스 드라이버 |
Also Published As
Publication number | Publication date |
---|---|
CN102013241A (zh) | 2011-04-13 |
US20110057923A1 (en) | 2011-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4010335B2 (ja) | 集積回路装置及び電子機器 | |
EP2539881B1 (en) | Shared voltage divider generating reference voltages for the gamma and common electrode voltages | |
CN100520889C (zh) | 扫描驱动电路以及采用其的有机发光显示器 | |
US7030869B2 (en) | Signal drive circuit, display device, electro-optical device, and signal drive method | |
JP2011059221A (ja) | データドライバ | |
US7511694B2 (en) | Source driver that generates from image data an interpolated output signal for use by a flat panel display and methods thereof | |
US8379011B2 (en) | Driving device, display apparatus having the same and method of driving the display apparatus | |
US8654155B2 (en) | Display device and method for driving the same | |
US7342527B2 (en) | Digital-to-analog converting circuit, data driver and display device | |
CN114942521A (zh) | 电子装置和显示装置 | |
US20060139286A1 (en) | Display device and mobile terminal | |
JP2005346075A (ja) | フラットパネルディスプレイ装置、その駆動方法およびフラットパネルディスプレイ装置制御用マルチプレクサ | |
KR102636564B1 (ko) | 표시장치 | |
JP2008216937A (ja) | 液晶駆動装置及びこれを用いた液晶表示装置 | |
CN109817174B (zh) | 用于图像校正的设备和方法 | |
WO2004054114A1 (ja) | 半導体装置、デジタル・アナログ変換回路及びそれらを用いた表示装置 | |
JP2007124428A (ja) | 電圧選択回路、液晶ディスプレイドライバ、液晶表示装置 | |
JP2006243232A5 (ja) | ||
US20070229427A1 (en) | Pixel driving method and flat panel display thereof | |
US20100220045A1 (en) | Display device | |
JP6417608B2 (ja) | 画像表示装置および画像表示装置の駆動方法。 | |
CN113223468B (zh) | 显示装置以及源极驱动器 | |
JP2010039208A (ja) | ゲート線駆動回路 | |
JP2008268941A (ja) | 電子システム | |
CN110956916A (zh) | 具有降低功耗的显示驱动器和包括其的显示设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20121204 |