JPH01311621A - ディジタル−アナログ変換回路 - Google Patents
ディジタル−アナログ変換回路Info
- Publication number
- JPH01311621A JPH01311621A JP14223388A JP14223388A JPH01311621A JP H01311621 A JPH01311621 A JP H01311621A JP 14223388 A JP14223388 A JP 14223388A JP 14223388 A JP14223388 A JP 14223388A JP H01311621 A JPH01311621 A JP H01311621A
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- bits
- ladder resistor
- digital
- bit
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- Pending
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 16
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分時〕
この発明は、ｎビットとｍビットの２個のＲ−２Ｒラダ
ー抵抗を用いてｎ ＋ ｍ −１ビツトのディジタル信
号をアナログ信号に変換するディジタル−アナログ変換
回路に関するものである。
ー抵抗を用いてｎ ＋ ｍ −１ビツトのディジタル信
号をアナログ信号に変換するディジタル−アナログ変換
回路に関するものである。
従来、（ｎ ＋ ｍ −１）ビットのディジタル−アナ
四グ変換をする際は（ｎ ＋ ｍ −１） ビットのＲ
−２Ｒ型のラダー抵抗を用いていた。しかしながら、（
ｎ＋ｍ １）≧９の条件下では、ラダー抵抗を構成す
る各抵抗素子の精度を高くする必要があり、薄膜抵抗で
具現させていた。
四グ変換をする際は（ｎ ＋ ｍ −１） ビットのＲ
−２Ｒ型のラダー抵抗を用いていた。しかしながら、（
ｎ＋ｍ １）≧９の条件下では、ラダー抵抗を構成す
る各抵抗素子の精度を高くする必要があり、薄膜抵抗で
具現させていた。
この薄膜抵抗は半導体作成の技術を利用するもので、技
術的にも難しく、その製造コストは通常一般に使用され
ている厚膜抵抗の数倍以上の高価なものである。
術的にも難しく、その製造コストは通常一般に使用され
ている厚膜抵抗の数倍以上の高価なものである。
９ビツト以上のＲ−２Ｒ型ラダー抵抗を安価な厚膜抵抗
素子で作成した場合、各素子のバラツキによりディジタ
ル値が増加しているにもかかわらず、アナログ出力電圧
が減少するといった不具合が発生することがある。たと
えば、プリンタの紙送り量をディジタル値で制御しよう
としたとき、上記のことがあれば、所定紙送り量を＠御
することが不可能となるなどの問題点があった。
素子で作成した場合、各素子のバラツキによりディジタ
ル値が増加しているにもかかわらず、アナログ出力電圧
が減少するといった不具合が発生することがある。たと
えば、プリンタの紙送り量をディジタル値で制御しよう
としたとき、上記のことがあれば、所定紙送り量を＠御
することが不可能となるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、安価な抵抗で構成できるとともに、ディジタ
ル値の増加、減少に対してアナログ出力電圧を増加、減
少できろディジタル−アナログ変換回路を得ろことを目
的とする。
たもので、安価な抵抗で構成できるとともに、ディジタ
ル値の増加、減少に対してアナログ出力電圧を増加、減
少できろディジタル−アナログ変換回路を得ろことを目
的とする。
この発明に係るディジタル−アナログ変換回路は、ｎビ
ットで構成されろＲ−２Ｒ型の第１のラダー抵抗と、ｍ
ビットで構成されろＲ−２Ｒ型の第２のラダー抵抗と、
インピーダンス変換手段とを設けたものである。
ットで構成されろＲ−２Ｒ型の第１のラダー抵抗と、ｍ
ビットで構成されろＲ−２Ｒ型の第２のラダー抵抗と、
インピーダンス変換手段とを設けたものである。
この発明におけるディジタル出力の所定の下位ビットを
第２のラダー抵抗に入力した後、インピーダンス変換手
段でディジタル出力の上位ビットの各出力インピーダン
スと整合をとるためにインピーダンス変換して、第１の
ラダー抵抗に入力してアナログ出力に変換し、ディジタ
ル出力の上位ビットを第１のラダー抵抗に入力して上位
ビットとアナログ出力を加算してアナログ出力を得る。
第２のラダー抵抗に入力した後、インピーダンス変換手
段でディジタル出力の上位ビットの各出力インピーダン
スと整合をとるためにインピーダンス変換して、第１の
ラダー抵抗に入力してアナログ出力に変換し、ディジタ
ル出力の上位ビットを第１のラダー抵抗に入力して上位
ビットとアナログ出力を加算してアナログ出力を得る。
以下、この発明の一実施例を図について説明する。図に
おいて、１はｎビットで構成されるＲ−２Ｒ型の第１の
ラダー抵抗、２はｍビットで構成されるＲ−２Ｒ型の第
２のラダー抵抗、３はインピーダンス変換手段、４は（
ｎ ＋ ｍ −１）ビットのディジタル出力であり、（
ｎ ＋ ｍ −１）個の出力端子があり、最下位ビット
である出力ビット０から最上位ビットである出力ビット
（ｎ ＋ ｍ −２）（ｎ◆１Ｎ−１１ が配置されている。これらの出力は２ 通りの出力
状態を出力しうる。
おいて、１はｎビットで構成されるＲ−２Ｒ型の第１の
ラダー抵抗、２はｍビットで構成されるＲ−２Ｒ型の第
２のラダー抵抗、３はインピーダンス変換手段、４は（
ｎ ＋ ｍ −１）ビットのディジタル出力であり、（
ｎ ＋ ｍ −１）個の出力端子があり、最下位ビット
である出力ビット０から最上位ビットである出力ビット
（ｎ ＋ ｍ −２）（ｎ◆１Ｎ−１１ が配置されている。これらの出力は２ 通りの出力
状態を出力しうる。
次に動作について説明する。（ｎ ＋ ｍ −１）ビッ
トディジタル出力４は出力ビット（０）から出力ビット
（ｍ −１）までの下位ｍビットの出力はそれぞれ第２
のラダー抵抗２の対応する各入力端子に入力され、第２
のラダー抵抗２の出力はそれを合成してインピーダンス
変換手段３を介して第１のラダー抵抗１の最下位ビット
の入力端子１１に入力されろ。
トディジタル出力４は出力ビット（０）から出力ビット
（ｍ −１）までの下位ｍビットの出力はそれぞれ第２
のラダー抵抗２の対応する各入力端子に入力され、第２
のラダー抵抗２の出力はそれを合成してインピーダンス
変換手段３を介して第１のラダー抵抗１の最下位ビット
の入力端子１１に入力されろ。
この場合、インピーダンス変換手段３において第２のラ
ダー抵抗２の出力を平滑化するとともに、その出力イン
ピーダンスをディジタル信号出力ビットの出力インピー
ダンスと実質的に同一の値にする。
ダー抵抗２の出力を平滑化するとともに、その出力イン
ピーダンスをディジタル信号出力ビットの出力インピー
ダンスと実質的に同一の値にする。
ディジタル出力４の他の出力ビット（ホ）から出力ビッ
ト（ｎ４ｍ ２）はそれぞれ第１のラダー抵抗１の対
応する各入力端子に入力される。
ト（ｎ４ｍ ２）はそれぞれ第１のラダー抵抗１の対
応する各入力端子に入力される。
この第１のラダー抵抗１の最下位ビットの入力端子１１
は通常ディジタル信号の論理“１″または“Ｏｎでドラ
イブされるが、この発明ではディジタル出力４の出力ビ
ット（０）から出力ビット（ｍ−１）の２″′通りの値
でドライブされる。
は通常ディジタル信号の論理“１″または“Ｏｎでドラ
イブされるが、この発明ではディジタル出力４の出力ビ
ット（０）から出力ビット（ｍ−１）の２″′通りの値
でドライブされる。
したがって、第１のラダー抵抗１の出力は（ｎ−１）ビ
ットのディジタル信号とアナログ化されｔ’＝−、ｍビ
ットに相当する信号が組み合され、（ｎ４ｍ−１）ビッ
トのアナログ出力となる。
ットのディジタル信号とアナログ化されｔ’＝−、ｍビ
ットに相当する信号が組み合され、（ｎ４ｍ−１）ビッ
トのアナログ出力となる。
以上のように、この発明によれば、（ｎ４ｍ−１）ピッ
トディジタル出力の所定の下位ビットの出力を第２のラ
ダー抵抗に入力し、この第２のラダー抵抗の出力をイン
ピーダンス変換手段でディジタル出力の上位ビットの出
力インピーダンスと整合をとるためにインピーダンス変
換して第１のラダー抵抗の最下位ビットに入力してアナ
ログ化し、この第１のラダー抵抗の他の入力端子にディ
ジタル出力の上位ビットを入力し、アナログ化された下
位ビットと上位ビットを組み合わせてアナログ出力を得
ろように構成したので、安価な抵抗で回路を構成でき、
コストダウンが可能であり、かつディジタル値の増減に
対応してアナログ出力電圧を増減でき、精度の高い制御
が可能となる効果がある。
トディジタル出力の所定の下位ビットの出力を第２のラ
ダー抵抗に入力し、この第２のラダー抵抗の出力をイン
ピーダンス変換手段でディジタル出力の上位ビットの出
力インピーダンスと整合をとるためにインピーダンス変
換して第１のラダー抵抗の最下位ビットに入力してアナ
ログ化し、この第１のラダー抵抗の他の入力端子にディ
ジタル出力の上位ビットを入力し、アナログ化された下
位ビットと上位ビットを組み合わせてアナログ出力を得
ろように構成したので、安価な抵抗で回路を構成でき、
コストダウンが可能であり、かつディジタル値の増減に
対応してアナログ出力電圧を増減でき、精度の高い制御
が可能となる効果がある。
図はこの発明の一実施例によるディジタル−アナ【１グ
変換回路のブロック図である。 １・・・第１のラダー抵抗、２・・・第２のラダー抵抗
、３・・・インピーダンス変換手段、４・・・ディジタ
ル出力。
変換回路のブロック図である。 １・・・第１のラダー抵抗、２・・・第２のラダー抵抗
、３・・・インピーダンス変換手段、４・・・ディジタ
ル出力。
Claims (1)
- 最下位出力ビット０から出力ビット（ｍ−１）までの
下位ビットのディジタル出力をそれぞれ対応する入力端
子に導びきかつそれを合成して出力するラダー抵抗と、
このラダー抵抗の出力を入力しかつ上記ディジタル出力
のうちの出力ビットｍから最上位の出力ビット（ｎ＋ｍ
−２）までの上位ビットの出力インピーダンスと整合を
とるために上記ラダー抵抗の出力のインピーダンスを変
換するインピーダンス変換手段と、このインピーダンス
変換手段を介した上記ラダー抵抗の出力を最下位ビット
の入力端子に導入してアナログ出力に変換しかつ上記デ
ィジタル出力の上記上位ビットを入力してそれと合成し
てアナログ出力を得る別のラダー抵抗とを備えたディジ
タル−アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14223388A JPH01311621A (ja) | 1988-06-09 | 1988-06-09 | ディジタル−アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14223388A JPH01311621A (ja) | 1988-06-09 | 1988-06-09 | ディジタル−アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01311621A true JPH01311621A (ja) | 1989-12-15 |
Family
ID=15310521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14223388A Pending JPH01311621A (ja) | 1988-06-09 | 1988-06-09 | ディジタル−アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01311621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013176009A (ja) * | 2012-02-27 | 2013-09-05 | Fujitsu Semiconductor Ltd | Ｄ／ａ変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783924A (en) * | 1980-11-14 | 1982-05-26 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
-
1988
- 1988-06-09 JP JP14223388A patent/JPH01311621A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783924A (en) * | 1980-11-14 | 1982-05-26 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013176009A (ja) * | 2012-02-27 | 2013-09-05 | Fujitsu Semiconductor Ltd | Ｄ／ａ変換器 |
| CN103297056A (zh) * | 2012-02-27 | 2013-09-11 | 富士通半导体股份有限公司 | D/a转换器 |
| CN103297056B (zh) * | 2012-02-27 | 2016-08-03 | 株式会社索思未来 | D/a转换器 |
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