JP2020016578A - 電圧検出回路、半導体装置及び製造方法 - Google Patents

電圧検出回路、半導体装置及び製造方法 Download PDF

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Abstract

【課題】製造工程における可変抵抗部の抵抗値の調整時間を削減することが出来る電圧検出回路を提供する。【解決手段】粗調整用可変抵抗回路と微調整用可変抵抗回路を備えた抵抗分圧回路と、粗調整用可変抵抗回路を制御する粗調整部と、微調整用可変抵抗回路を制御する微調整部と、比較回路の検出信号に応じて粗調整部と微調整部を制御する制御部と、を備えた。【選択図】図１

Description

本発明は、電圧検出回路、半導体装置及び製造方法に関する。
電圧検出回路は、被測定電圧を抵抗分圧回路によって分圧した電圧と基準電圧をコンパレータで比較して電圧を検出する。電圧検出の精度を向上させるために、抵抗分圧回路は、抵抗値を調整可能なように可変抵抗部を有している。
図６は、従来の電圧検出回路４００について、抵抗分圧回路４０の抵抗値を調整する回路を示す回路図である。制御回路４５は、入力端子４にテスト信号が入力されると発振回路４３の動作を開始する。抵抗分圧回路４０は、抵抗値が重み付けされた直列抵抗からなる可変抵抗部と、それと並列に接続されたスイッチ素子であるＮＭＯＳトランジスタを有している。分周回路４４は、発振回路４３のクロック信号を受けて、各ＮＭＯＳトランジスタをオンオフする制御信号を出力する。抵抗分圧回路４０は、電圧入力端子１に入力される被測定電圧を各ＮＭＯＳトランジスタのオンオフに応じて分圧した分圧電圧を出力する。コンパレータ４１は、分圧電圧と基準電圧回路４２の基準電圧を比較した結果を出力する。制御回路４５は、コンパレータ４１の出力信号が反転したことを受けて、発振回路４３の動作を停止する。そして、抵抗分圧回路４０は、発振回路４３が停止した時の可変抵抗部の状態を維持することによって抵抗値を決定する（例えば特許文献１参照）。
特開２００９−３１０９３号公報
しかしながら、従来の電圧検出回路４００は、可変抵抗部の抵抗値が重み付けされた直列抵抗を順次クロックで選択して調整しているため、直列抵抗の数をＸとすると、最大で２Ｘクロック分の時間が掛かる。従って、従来の電圧検出回路４００は、製造工程において可変抵抗部の抵抗値の調整に時間が掛かり、製造コストが増大するという課題がある。
本発明は、上述した事情に鑑みてなされたものであり、製造工程における可変抵抗部の抵抗値の調整時間を削減することが出来る電圧検出回路を提供することを目的とする。
本発明の電圧検出回路は、被測定電圧が所定電圧に到達したことを検出する電圧検出回路であって、粗調整用可変抵抗回路と微調整用可変抵抗回路を備えた抵抗分圧回路と、前記抵抗分圧回路の出力電圧と基準電圧と比較した結果の検出信号を出力する比較回路と、前記粗調整用可変抵抗回路を制御する粗調整部と、前記微調整用可変抵抗回路を制御する微調整部と、前記比較回路の検出信号に応じて前記粗調整部と前記微調整部を制御する制御部と、を備えたことを特徴とする。
本発明の電圧検出回路によれば、可変抵抗回路の粗調整をする粗調整部と、可変抵抗回路の微調整をする微調整部と、比較回路の検出信号に応じて粗調整部と微調整部を制御する制御部と、を備えたので、製造工程における可変抵抗部の抵抗値の調整時間を削減することが可能となる。
本発明の実施形態の電圧検出回路の構成を示す回路図である。 図１の電圧検出回路の動作を示すタイミングチャートである。 本実施形態の電圧検出回路の他の構成を示す回路図である。 図３の電圧検出回路の動作を示すタイミングチャートである。 本発明の電圧検出回路を備えたバッテリ状態監視回路及びバッテリ装置を示すブロック図である。 従来の電圧検出回路の構成を示す回路図である。
以下、本発明にかかる電圧検出回路の実施形態について、図面を参照して説明する。
図１は、本発明の実施形態の電圧検出回路の構成を示す回路図である。電圧検出回路１００は、抵抗分圧回路１０と、コンパレータ１１と、基準電圧回路１２と、ラッチ回路１３〜１４と、ＮＯＴ回路１５と、ＮＯＲ回路１６〜１７と、発振回路２０と、マルチプレクサ２１〜２２と、ＴＦＦ回路２３〜２８とを備えている。抵抗分圧回路１０は、抵抗Ｒ１〜Ｒ８と、スイッチ素子であるＭＯＳトランジスタＴ３〜Ｔ８とを備えている。
抵抗分圧回路１０は、抵抗Ｒ１〜Ｒ８が電圧入力端子１と接地端子２の間に直列に接続され、ＭＯＳトランジスタＴ３〜Ｔ８が抵抗Ｒ３〜Ｒ８夫々に並列に接続され、抵抗Ｒ１と抵抗Ｒ２の接続点を出力端子としている。コンパレータ１１は、反転入力端子に基準電圧回路１２の出力端子が接続され、非反転入力端子に抵抗分圧回路１０の出力端子が接続され、出力端子がラッチ回路１３のセット端子ＳとＮＯＴ回路１５の入力端子に接続されている。ラッチ回路１３は、リセット端子Ｒにリセット端子３が接続され、出力端子ＱがＮＯＲ回路１６の一方の入力端子に接続され、出力端子／ＱがＮＯＲ回路１７の一方の入力端子とラッチ回路１４のリセット端子Ｒに接続されている。ＮＯＲ回路１６の他方の入力端子は、リセット端子３が接続されている。ラッチ回路１４は、セット端子ＳにＮＯＴ回路１５の出力端子が接続され、出力端子ＱがＮＯＲ回路１７の他方の入力端子に接続されている。
マルチプレクサ２１は、一方の入力端子に発振回路２０の出力端子が接続され、他方の入力端子に接地端子２が接続され、制御端子にＮＯＲ回路１７の出力端子が接続されている。マルチプレクサ２２は、一方の入力端子に発振回路２０の出力端子が接続され、他方の入力端子に接地端子２が接続され、制御端子にＮＯＲ回路１６の出力端子が接続されている。
ＴＦＦ２３は、入力端子Ｔにマルチプレクサ２１の出力端子が接続され、出力端子ＱがＴＦＦ２４の入力端子Ｔに接続され、出力端子／ＱがＭＯＳトランジスタＴ３のゲートに接続されている。ＴＦＦ２４は、出力端子ＱがＴＦＦ２５の入力端子Ｔに接続され、出力端子／ＱがＭＯＳトランジスタＴ４のゲートに接続されている。ＴＦＦ２５の出力端子／Ｑは、ＭＯＳトランジスタＴ５のゲートに接続されている。
ＴＦＦ２６は、入力端子Ｔにマルチプレクサ２２の出力端子が接続され、出力端子ＱがＴＦＦ２７の入力端子ＴとＭＯＳトランジスタＴ６のゲートに接続されている。ＴＦＦ２７は、出力端子ＱがＴＦＦ２８の入力端子ＴとＭＯＳトランジスタＴ７のゲートに接続されている。ＴＦＦ２８の出力端子Ｑは、ＭＯＳトランジスタＴ８のゲートに接続されている。
ここで、抵抗Ｒ３〜Ｒ８とＭＯＳトランジスタＴ３〜Ｔ８は可変抵抗回路を構成する。また、抵抗分圧回路１０の各抵抗の抵抗値は、例えば、抵抗Ｒ６をｒとすると、抵抗Ｒ１とＲ２を１０ｒ、抵抗Ｒ３をｒ／８、抵抗Ｒ４をｒ／４、抵抗Ｒ５をｒ／２、抵抗Ｒ７を２ｒ、抵抗Ｒ８を４ｒの比とする。即ち、可変抵抗回路を構成する抵抗は、抵抗値が重み付けされている。従って、抵抗Ｒ６〜Ｒ８とＭＯＳトランジスタＴ６〜Ｔ８は粗調整用可変抵抗回路、ＴＦＦ２６〜２８とマルチプレクサ２２は粗調整部を構成する。また、抵抗Ｒ３〜Ｒ５とＭＯＳトランジスタＴ３〜Ｔ５は微調整用可変抵抗回路、ＴＦＦ２３〜２５とマルチプレクサ２１は微調整部を構成する。また、ラッチ回路１３及び１４は、リセット端子ＲがＨレベルのときはリセット状態であり出力端子ＱはＬレベルを出力し、リセット端子ＲがＬレベルのときにセット端子ＳがＨレベルになると出力端子ＱはＬレベルを出力するものとする。ラッチ回路１３及び１４とＮＯＴ回路１５とＮＯＲ回路１６及び１７とは粗調整部と微調整部の動作を切替える制御部を構成する。
以下、上記のように構成された電圧検出回路１００の動作について説明する。
図２は、電圧検出回路１００の動作を示すタイミングチャートである。
図２において、ＯＳＣは発振回路２０の出力波形、Ｏ２２はマルチプレクサ２２の出力波形、Ｏ２１はマルチプレクサ２１の出力波形、Ｏ２２はマルチプレクサ２２の出力波形、２８Ｑ〜２６ＱはＴＦＦ２８〜ＴＦＦ２６の出力端子Ｑの出力信号、２５／Ｑ〜２３／ＱはＴＦＦ２５〜ＴＦＦ２３の出力端子／Ｑの出力信号、Ｖ１０は抵抗分圧回路１０の出力電圧、Ｖｒｅｆは基準電圧回路１２の基準電圧、Ｏ１１はコンパレータ１１の出力信号である。
時刻ｔ１以前において、ＴＦＦ２８〜２３は初期化されているものとする。即ち、ＴＦＦ２８〜ＴＦＦ２６の出力端子Ｑの出力信号はＬレベルであり、抵抗分圧回路１０のＭＯＳトランジスタＴ８〜Ｔ６はオフしている。また、ＴＦＦ２５〜ＴＦＦ２３の出力端子／Ｑの出力信号はＨレベルであり、抵抗分圧回路１０のＭＯＳトランジスタＴ５〜Ｔ３はオンしている。
リセット端子３にＨレベルのリセット信号が入力されているので、ＮＡＮＤ回路１６は、Ｌレベルを出力して、マルチプレクサ２２の出力Ｏ２２を接地端子２のＬレベルにしている。また、ラッチ回路１３の出力端子／ＱはＨレベルが出力されているので、ＮＡＮＤ回路１７は、Ｌレベルを出力して、マルチプレクサ２１の出力Ｏ２１を接地端子２のＬレベルにしている。
時刻ｔ１において、リセット信号がＬレベルになると、ラッチ回路１３の出力端子ＱはＬレベルであるため、ＮＡＮＤ回路１６は、Ｈレベルを出力して、マルチプレクサ２２の出力Ｏ２２を発振回路２０の出力に切替える。時刻ｔ２までは、ＭＯＳトランジスタＴ５〜Ｔ３がオンしているので、電圧入力端子１から入力される被測定電圧をＶｉｎとすると、抵抗分圧回路１０の出力電圧Ｖ１０は、Ｖｉｎ（１０ｒ／（１０ｒ＋１０ｒ＋４ｒ＋２ｒ＋ｒ））である。
時刻ｔ２において、２６ＱがＨレベルになると、ＭＯＳトランジスタＴ６はオンするので、出力電圧Ｖ１０は、Ｖｉｎ（１０ｒ／（１０ｒ＋１０ｒ＋４ｒ＋２ｒ））になる。このようにして、出力電圧Ｖ１０が基準電圧Ｖｒｅｆを超える時刻ｔ５になるまで、ＭＯＳトランジスタＴ６〜８はゲートに入力される信号に応じてオンオフする。
時刻ｔ５において、ＭＯＳトランジスタＴ８がオフ、ＭＯＳトランジスタＴ７、６がオンして、出力電圧Ｖ１０が、Ｖｉｎ（１０ｒ／（１０ｒ＋１０ｒ＋２ｒ＋ｒ））になって、出力電圧Ｖ１０が基準電圧Ｖｒｅｆを超えると、コンパレータ１１の出力信号Ｏ１１がＨレベルになる。ラッチ回路１３のセット端子ＳがＨレベルになって出力端子ＱがＨレベルになるので、ＮＡＮＤ回路１６がＬレベルを出力して、マルチプレクサ２２の出力は接地端子２のＬレベルに固定される。また、ラッチ回路１３の出力端子／ＱがＬレベルになり、ラッチ回路１４の出力端子ＱはＬレベルであるため、ＮＡＮＤ回路１７がＨレベルを出力して、マルチプレクサ２１の出力Ｏ２１を発振回路２０の出力に切替える。ここまでで抵抗分圧回路１０の粗調整が終了し、次から抵抗分圧回路１０の微調整が開始される。
時刻ｔ６において、２３／ＱがＬレベルになると、ＭＯＳトランジスタＴ３はオフするので、出力電圧Ｖ１０は、Ｖｉｎ（１０ｒ／（１０ｒ＋１０ｒ＋４ｒ＋２ｒ＋ｒ／８））になる。このようにして、出力電圧Ｖ１０が基準電圧Ｖｒｅｆを下回る時刻ｔ８になるまで、ＭＯＳトランジスタＴ３〜５はオンオフする。
時刻ｔ８において、ＭＯＳトランジスタＴ５がオン、ＭＯＳトランジスタＴ４、３がオフして、出力電圧Ｖ１０が、Ｖｉｎ（１０ｒ／（１０ｒ＋１０ｒ＋２ｒ＋ｒ＋ｒ／８＋ｒ／４））になって、出力電圧Ｖ１０が基準電圧Ｖｒｅｆを下回ると、コンパレータ１１の出力信号Ｏ１１がＬレベルになる。ラッチ回路１４のセット端子ＳがＨレベルになって出力端子ＱがＨレベルになるので、ＮＡＮＤ回路１７がＬレベルを出力して、マルチプレクサ２１の出力は接地端子２のＬレベルに固定される。
このようにして、時刻ｔ８において、マルチプレクサ２１及び２２の出力がＬレベルに固定され、ＭＯＳトランジスタＴ３〜Ｔ８のオンオフが固定されて、抵抗分圧回路１０の粗調整と微調整が終了する。
以上説明したように、本実施形態の電圧検出回路１００は、図２に示した例であれば、抵抗分圧回路１０の抵抗値の調整は、粗調整に４クロックと微調整に３クロックのみで終了する。従来の電圧検出回路４００において、抵抗分圧回路４０を同様の抵抗値、即ちＲ／８の分解能に設定した場合に比べて短い時間で抵抗値の調整をすることが可能である。
図３は、本実施形態の電圧検出回路の他の構成を示す回路図である。電圧検出回路２００は、電圧検出回路１００にＴＦＦ２４の出力端子／ＱとＭＯＳトランジスタＴ５のゲートの間に出力制御回路２９が追加された構成となっている。
その他の構成については、図１の電圧検出回路１００と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
本実施形態の電圧検出回路１００は、粗調整においてノイズなどの影響によってコンパレータ１１が誤判定をした場合、実際の抵抗分圧回路１０の出力電圧Ｖ１０が基準電圧Ｖｒｅｆよりも低いと、微調整が行われず、所望の抵抗値に対して誤差が大きくなってしまうことがある。出力制御回路２９は、粗調整におけるコンパレータ１１の誤判定に対応するために設けられた回路である。
出力制御回路２９は、入力端子がＴＦＦ２４の出力端子／Ｑに接続され、出力端子がＭＯＳトランジスタＴ５のゲートに接続され、制御端子がＮＯＲ回路１６の出力端子に接続されている。出力制御回路２９は、制御端子にＨレベルの信号が入力されていると、入力端子の信号に関係なくＬレベルの信号を出力して、制御端子にＬレベルの信号が入力されていると、入力端子の信号を出力する。
以下、上記のように構成された電圧検出回路２００の動作について説明する。
図４は、電圧検出回路２００の動作を示すタイミングチャートである。Ｏ２９は、出力制御回路２９の出力信号である。
時刻ｔ４以前の動作は、図２のタイミングチャートとＭＯＳトランジスタＴ５のゲートの信号以外は同様である。ＭＯＳトランジスタＴ５のゲートは、Ｌレベルの出力信号Ｏ２９が入力されている。
時刻ｔ４において、抵抗分圧回路１０の出力電圧Ｖ１０が、実際は基準電圧Ｖｒｅｆを超えていない（図の点線の電圧）にもかかわらず、ノイズの混入によって基準電圧Ｖｒｅｆを超えた場合、コンパレータ１１の出力信号Ｏ１１はＨレベルとなる。コンパレータ１１の出力信号Ｏ１１がＨレベルとなると、ラッチ回路１３の出力端子ＱはＨレベルになり、ＮＯＲ回路１６の出力はＬレベルになって、粗調整部は動作を停止する。このときの抵抗分圧回路１０の出力電圧Ｖ１０は、Ｖｉｎ（１０ｒ／（１０ｒ＋１０ｒ＋４ｒ＋ｒ／２））である。
ここで、出力制御回路２９は、制御端子にＬレベルの信号が入力されるので、出力端子からＴＦＦ２４の出力端子／Ｑの信号であるＨレベルが出力する。従って、ＭＯＳトランジスタＴ４がオンして、抵抗分圧回路１０の出力電圧Ｖ１０は、Ｖｉｎ（１０ｒ／（１０ｒ＋１０ｒ＋４ｒ））になる。このようにして、抵抗分圧回路１０の出力電圧Ｖ１０は、基準電圧Ｖｒｅｆを超えた図の実線の電圧になる。即ち、微調整部の出力制御回路２９は、可変抵抗回路の粗調時に抵抗分圧回路１０の出力電圧Ｖ１０にオフセット電圧を加えていることになる。
そして、時刻ｔ４からｔ６において、微調整部が正常に動作して、抵抗分圧回路１０の微調整が終了する。以上説明したように、粗調整から微調整に切り替るときにＭＯＳトランジスタＴ４のゲートの信号を異なる値に設定することで、粗調整においてノイズなどの影響によってコンパレータ１１が誤判定をした場合においても、微調整が行われることによって、抵抗値の誤差を軽減することが出来る。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
例えば、上記実施形態においては、粗調整用の抵抗と微調整用の抵抗を夫々３つで構成しているが、所望のレンジ、分解能に応じて適宜設けられて良い。また、微調整用可変抵抗回路の調整範囲は、粗調整用可変抵抗回路の最小抵抗値の調整範囲と等しくしたが、広くしても良い。
また例えば、制御部と粗調整部と微調整部の回路構成は、ラッチ回路やマルチプレクサやＴＦＦ回路などで構成したが、発明の目的を達成する回路であればどのように構成しても良い。また例えば、粗調整部と微調整部で構成しているが、これより多い調整部を備えても良い。
また例えば、図３の実施形態においては、粗調整から微調整に切り替るときに抵抗分圧回路１０の抵抗値を制御したが、被測定電圧Ｖｉｎや基準電圧Ｖｒｅｆを切り替えても良い。
本発明の電圧検出回路は、電圧検出の精度が要求される半導体装置、例えば二次電池のバッテリ状態監視回路などに好適である。図５は、本発明の電圧検出回路を備えたバッテリ状態監視回路及びバッテリ装置を示すブロック図である。
バッテリ装置３００は、外部端子Ｖ＋とＶ−の間に接続された二次電池４０及び充放電制御スイッチ５０と、二次電池４０の電圧などを監視して充放電制御スイッチ５０を制御するバッテリ状態監視回路３０とを備えている。バッテリ状態監視回路３０は、過充電検出回路３１及び過放電検出回路３２と、制御回路３３を備えている。過充電検出回路３１及び過放電検出回路３２は、本発明の電圧検出回路を用いることによって電圧検出の精度を高くすることが可能であり、バッテリ状態監視回路３０の性能が向上し、バッテリ装置３００は安全性が高くなる。
以上、本発明の電圧検出回路の適用例をバッテリ状態監視回路及びバッテリ装置で説明したが、電圧検出の精度が要求される半導体装置であればこれに限定されない。例えば、電源装置の電圧安定化回路などに用いられても良い。
１０ 抵抗分圧回路
１１ コンパレータ
１２ 基準電圧回路
１３、１４ ラッチ回路
１５ ＮＯＴ回路
１６、１７ ＮＯＲ回路
２０ 発振回路
２１、２２ マルチプレクサ
２３、２４、２５、２６、２７，２８ ＴＦＦ回路
２９ 出力制御回路
３０ バッテリ状態監視回路
１００、２００ 電圧検出回路
３００ バッテリ装置

Claims (7)

  1. 被測定電圧が所定電圧に到達したことを検出する電圧検出回路であって、
    粗調整用可変抵抗回路と微調整用可変抵抗回路を備えた抵抗分圧回路と、
    前記抵抗分圧回路の出力電圧と基準電圧と比較した結果の検出信号を出力する比較回路と、
    前記粗調整用可変抵抗回路を制御する粗調整部と、
    前記微調整用可変抵抗回路を制御する微調整部と、
    前記比較回路の検出信号に応じて前記粗調整部と前記微調整部を制御する制御部と、を備えた
    ことを特徴とする電圧検出回路。
  2. 前記微調整用可変抵抗回路の調整範囲は、前記粗調整用可変抵抗回路を構成する最小の抵抗値の抵抗の調整範囲よりも広い
    ことを特徴とする請求項１に記載の電圧検出回路。
  3. 前記制御部は、前記粗調整部を動作させた後に、前記比較回路の検出信号の変化に呼応して前記粗調整部を停止し且つ前記微調整部を動作させ、前記比較回路の検出信号の次の変化に呼応して前記微調整部を停止する
    ことを特徴とする請求項１または２に記載の電圧検出回路。
  4. 前記微調整部は、前記粗調整部が動作している時に、前記抵抗分圧回路の出力電圧にオフセット電圧を加えるように構成された
    ことを特徴とする請求項３に記載の電圧検出回路。
  5. 前記基準電圧は、前記粗調整部が動作している時に、オフセット電圧が加えられる
    ことを特徴とする請求項３に記載の電圧検出回路。
  6. 請求項１から５のいずれかに記載の電圧検出回路を備える
    ことを特徴とする半導体装置。
  7. 粗調整用可変抵抗回路と微調整用可変抵抗回路を備えた抵抗分圧回路と、
    前記抵抗分圧回路の出力電圧と基準電圧と比較した結果の検出信号を出力する比較回路と、
    前記粗調整用可変抵抗回路を制御する粗調整部と、
    前記微調整用可変抵抗回路を制御する微調整部と、
    前記比較回路の検出信号に応じて前記粗調整部と前記微調整部を制御する制御部と、を有する電圧検出回路を備えた半導体装置の製造方法であって、
    前記制御部は、前記粗調整部を動作させ、
    前記制御部は、前記比較回路の検出信号が変化したとき前記粗調整部を停止し、且つ前記微調整部を動作させ、
    前記制御部は、前記比較回路の検出信号が変化したとき前記微調整部を停止し、
    前記粗調整用可変抵抗回路と前記微調整用可変抵抗回路の抵抗値を決定する
    ことを特徴とする半導体装置の製造方法。
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