JP2014533397A - 低電圧低電力バンドギャップ回路 - Google Patents

Abstract

バンドギャップ電圧を発生するためのバンドギャップ電圧発生回路は、２つの入力及び１つの出力を有するオペアンプを有する。電流ミラー回路は、少なくとも２つの並列電流路を有する。電流路の各々は、オペアンプからの出力によって制御される。電流路の一方は、オペアンプへの２つの入力のうちの１つに結合される。抵抗分圧回路が、他方の電流路に接続される。抵抗分圧回路は、回路のバンドギャプ電圧を与える。【選択図】 図５

Description

本発明は、バンドギャップ電圧発生回路に関し、より具体的には低バンドギャップ電圧を発生するための低電力回路に関する。

バンドギャップ電圧発生回路は当該技術分野で周知である。例えば、特許文献１を参照されたい。図１を参照すると、従来技術のバンドギャップ電圧発生回路１０が示されている。回路１０は、Ｉ１及びＩ２として示された２つの並列電流路を含む。電流路Ｉ２内の電流は、Ｉ２＝（Ｖｂｅ１−Ｖｂｅ２）／Ｒ０＝ｄＶｂｅ／Ｒ０となる（ここで、Ｖｂｅ１は電流路Ｉ１内のバイポーラトランジスタ１２のベース−エミッタ間の電圧、及びＶｂｅ２は電流路Ｉ２内のバイポーラトランジスタ１４のベース−エミッタ間の電圧である）。ｄＶｂｅ＝ＶＴ＊ｌｎ（Ｎ）であり、ここでＶＴは熱電圧ｋ＊Ｔ／ｑであり、ｋ＝ボルツマン定数、ｑ＝電子電荷であり、従って、絶対温度に比例する（ＰＴＡＴ）。Ｖｂｅは絶対温度に対して相補的（又は負）（ＣＴＡＴ）である。出力バンドギャップ電圧Ｖｂｇ＝（Ｒ１／Ｒ０）ｄＶｂｅ＋Ｖｂｅ３となる（ここで、Ｖｂｅ３は、電流路Ｉ３内のバイポーラトランジスタ１６のベース−エミッタ間の電圧である）。バイポーラトランジスタ１２とバイポーラトランジスタ１６のエミッタのサイズは実質的に同じであり、他方、バイポーラトランジスタ１４のエミッタのサイズは、バイポーラトランジスタ１２のエミッタのサイズの約Ｎ倍である。一般に、回路１０の不利点は、最小バンドギャップ電圧が高い（凡そ＞２ボルト）ことである。

図２を参照すると、従来技術の別のバンドギャップ電圧発生回路２０が示されている。回路２０は、図１に示される回路１０と類似しているが、図示されているようにチャージポンプが付加されている。しかし、結果は、最小バンドギャップ電圧が凡そ＞２ボルトである点で図１の回路１０と同様である。

図３を参照すると、従来技術のさらに別のバンドギャップ電圧発生回路３０が示されている。回路３０は、２つの入力及び１つの出力を有するオペアンプ３２を含む。オペアンプ３２は電流ミラー（３４ａ及び３４ｂ）から入力を受け取る。オペアンプ３２の出力は、抵抗器３８と直列に接続されたＰＭＯＳトランジスタ３６（回路的には１つのＰＭＯＳトランジスタ３６と等価な２つが示されている）を制御するのに用いられ、バンドギャップ電圧の出力は、ＰＭＯＳトランジスタ３６と抵抗器３８との接続部から取られる。バンドギャップ電圧の出力は１．０ボルトほどにも低くすることができるが、回路３０は複数の精密な回路を必要とし、電位不整合を生じる。

図４を参照すると、従来技術のさらに別のバンドギャップ電圧発生回路４０が示されている。回路４０は、２つの入力及び１つの出力を有するオペアンプ４２を含む。入力の一方は抵抗分圧回路（抵抗器Ｒ１及びＲ２を含む）から取られ、他方は並列の回路から取られる。出力を用いて、２つの回路を通る電流路が制御される。バンドギャップ電圧の出力は、凡そ１．２５ボルトである。

ますます多くの電子機器が携帯型となり、電源としてバッテリを使用するので、バンドギャップ回路は、低電圧を発生することが可能であると同時に低電力消費であることが必要とされる。従って、低電圧低電力のバンドギャップ回路に対する必要性が存在する。

米国特許第６，９４３，６１７号明細書

バンドギャップ電圧を発生するためのバンドギャップ発生回路は、２つの入力及び１つの出力を有するオペアンプを含む。電流ミラー回路は、少なくとも２つの並列電流路を有する。電流路の各々は、オペアンプの出力によって制御される。電流路の一方は、オペアンプの２つの入力のうちの１つに結合される。抵抗分圧回路が、他方の電流路に接続される。抵抗分圧回路は、バンドギャップ電圧を与える。

従来技術のバンドギャップ回路の回路図である。 従来技術の別のバンドギャップ回路の回路図である。 従来技術のさらに別のバンドギャップ回路の回路図である。 従来技術のさらに別のバンドギャップ回路の回路図である。 本発明のバンドギャップ回路の第１の実施形態の回路図である。 本発明のバンドギャップ回路の第２の実施形態の回路図である。 本発明のバンドギャップ回路の第３の実施形態の回路図である。 本発明のバンドギャップ回路の第４の実施形態の回路図である。 本発明のバンドギャップ回路の第５の実施形態の回路図である。 本発明のバンドギャップ回路の第６の実施形態の回路図である。 本発明のバンドギャップ回路の第７の実施形態の回路図である。 本発明のバンドギャップ回路の第８の実施形態の回路図である。 本発明のバンドギャップ回路の第９の実施形態の回路図である。 本発明のバンドギャップ回路の第１０の実施形態の回路図である。

図５を参照すると、本発明のバンドギャップ回路５０の第１の実施形態が示されている。回路５０は、演算増幅器（オペアンプ）５２を含み、これは第１の非反転入力５４、第２の反転入力５６、及び出力５８を有する。出力５８は、３つのＰＭＯＳトランジスタＰ１、Ｐ２及びＰ３のゲートに接続される。トランジスタＰ１、Ｐ２及びＰ３の各々は、全て並列である電流路Ｉ１、Ｉ２及びＩ３と直列に接続される。出力５８は、電流路Ｉ１、Ｉ２及びＩ３内の電流の流れを制御する。電流路Ｉ１は、並列の副電流路（ｃｕｒｒｅｎｔ ｓｕｂｐａｔｈ）１４及び１５に接続される。副電流路１４及び１５の各々は、直列に接続された等価な電流源（それぞれＩｎ及びＩｒ）を有する。電流源Ｉｎ及びＩｒのそれぞれの出力は、それぞれ、オペアンプ５２の入力５４及び５６に接続される。電流源Ｉｎは、ＰＮＰバイポーラトランジスタ６０のエミッタに接続され、このトランジスタのベース及びコレクタは互いに接続されて接地される。電流源Ｉｒは抵抗器Ｒ１に接続され、この抵抗器はＰＮＰバイポーラトランジスタ６２のエミッタに接続され、このトランジスタのベース及びコレクタは互いに接続されて接地される。トランジスタ６２のエミッタは、トランジスタ６０のエミッタのＮ倍の比を有する。電流Ｉｒは、ｄＶｂｅ／Ｒ１（ｄＶｂｅ＝ＰＮＰ６０のＶｂｅ−ＰＮＰ６４のＶｂｅ）である電流Ｉ５によって決定される。電流Ｉ４は電流Ｉｎによって決定され、電流Ｉｎは電流ミラー比Ｉｎ／Ｉｒによって決定される。それゆえに、電流Ｉ１、Ｉ４、Ｉ５は、絶対温度に比例する（ＰＴＡＴ）。第３のＭＯＳトランジスタＰ３は、電流路Ｉ３内に接続され、（トランジスタＰ１からのミラーリングであり、それゆえにＰＴＡＴ）、この電流路Ｉ３はＰＮＰバイポーラトランジスタ６４のエミッタに接続され、このトランジスタのベース及びコレクタは互いに接続されて接地される。トランジスタ６４のエミッタは、バイポーラトランジスタ６０のエミッタと実質的に同じ面積を有する。抵抗器Ｒ２に直列に接続された抵抗器Ｒ３を含む抵抗分圧回路が、トランジスタ６４のエミッタ／コレクタに対して並列に接続される。抵抗器Ｒ２及びＲ３並びにバイポーラトランジスタ６４のＶｂｅが、分数Ｖｂｅ（抵抗器Ｒ２とＲ３との接続部におけるＶｂｅの割合＜Ｖｂｅ）を与える。抵抗器Ｒ２とＲ３との接続部におけるノードが、電流路Ｉ２に接続されてＭＯＳトランジスタＰ２に接続され、出力バンドギャップ電圧Ｖｂｇを与える。

回路５０の動作において、抵抗器Ｒ１を調整して、出力電圧Ｖｂｇの温度係数（ＴＣ）を補償することができる。さらに、抵抗器Ｒ２、Ｒ３もまた、出力電圧ＶｂｇのＴＣに関して調整することができる。ＭＯＳトランジスタＰ１、Ｐ２及びＰ３は、電流路Ｉ１、Ｉ２及びＩ３の電流ミラーとして機能する。さらに、副電流路Ｉ４及びＩ５は、電流がＩｎ／Ｉｒの比で与えられる電流の電流ミラーとして機能する。その結果、出力Ｖｂｇ＝Ｋ１＊Ｖｂｅ（トランジスタ６４のＶｂｅ）＋Ｋ２＊ｄｅｌｔａＶｂｅとなる。ここでＫ１＝Ｒ２／（Ｒ２＋Ｒ３）であり、例えば０．５であり、ｄｅｌｔａＶｂｅ＝（（トランジスタ６０のＶｂｅ）−（トランジスタ６２のＶｂｅ））であり、Ｋ２＝Ｒ２ｅｑ／Ｒ１であり、Ｒ２ｅｑはＲ２とＲ３との並列結合である。従って、抵抗器Ｒ１、Ｒ２及びＲ３を適切に調整することにより、出力バンドギャップＶｂｇを、温度に依存しない非常に小さい電圧、例えば＜０．６Ｖにすることができる。さらに、Ｉｎ／Ｉｒ又はＰ２／Ｐ１トランジスタサイズの比を、ＶｂｇのＴＣに関して調整することができる。

図６を参照すると、バンドギャップ電圧の発生のための本発明の回路８０の第２の実施形態が示されている。回路８０は、図５に示される回路５０に類似している。従って、同じ部分に対しては同じ数字が用いられることになる。回路８０と回路５０との間の唯一の変更は、図５に示される（等価）電流源Ｉｎが図６においてはネイティブ（Ｎａｔｉｖｅ）トランジスタ８４ａに並列に接続されたＰＭＯＳトランジスタ８２ａ含むように示されており、ＰＭＯＳトランジスタ８２ａのゲートが接地されてことである。トランジスタ８２ａ及び８４ａのソース／ドレインは互いに接続されており、電流路Ｉ４に直列である。図５に示される（等価）電流源Ｉｒは、図６においてはネイティブトランジスタ８４ｂに並列に接続されたＰＭＯＳトランジスタ８２ｂを含むように示されており、ＰＭＯＳトランジスタ８２ｂゲートが接地されていることである。トランジスタ８２ｂ及び８４ｂのソース／ドレインは互いに接続されており、電流路Ｉ５に直列である。ネイティブトランジスタ８４ａ及び８４ｂのゲート同士は互いに接続され、電圧源Ｖｄｄに接続される。バッテリ動作のような低電圧動作に対して、Ｖｄｄは凡そ１．０−１．２ボルトとすることができる。その他の全ての局面において、回路８０は回路５０と同一であり、回路８０の動作もまた回路５０の動作と同一である。Ｉｎ／Ｉｒの比は、トランジスタ８２ａ及び８４ａのサイズの、トランジスタ８２ｂ及び８４ｂのサイズに対する比によって決定される。Ｉｎ及びＩｒに関する代替的な実施形態は、それぞれネイティブトランジスタ８４ａ及び８４ｂ無しのＰＭＯＳトランジスタ８２ａ及び８２ｂである。さらにＰＭＯＳ８２ａ及び８２ｂのゲートには、１００Ｋオーム又は１Ｋオームといった等価な抵抗値（予め決定された値）を模倣するように、制御バイアスでバイアスをかけることができる。Ｉｎ及びＩｒの別の代替的実施形態は、それぞれＰＭＯＳトランジスタ８２ａ及び８２ｂ無しのネイティブトランジスタ８４ａ及び８４ｂである。さらに、ネイティブトランジスタ８４ａ及び８４ｂのゲートには、１００Ｋオーム又は１Ｋオームといった等価な抵抗値（予め決定された値）を模倣するように、制御バイアスでバイアスをかけることができる。

図７を参照すると、バンドギャップ電圧の発生のための本発明の回路９０の第３の実施形態が示されている。回路９０は、図５に示される回路５０、及び図６に示される回路８０に類似している。従って、同じ部分に対しては同じ数字が用いられることになる。回路９０と回路５０との間の唯一の変更は、図５に示される電流源Ｉｎが、図７においては抵抗器９２ａ含むように示されていることである。図５に示される電流源Ｉｒは、図７においては抵抗器９２ｂ含むように示されている。その他の全ての局面において、回路９０は回路５０と同一であり、回路９０の動作もまた回路５０の動作と同一である。

図８を参照すると、バンドギャップ電圧の発生のための本発明の回路１００の第４の実施形態が示されている。回路１００は、図７に示される回路９０に類似している。従って、同じ部分に対しては同じ数字が用いられることになる。回路１００と回路９０との間の唯一の変更は、オペアンプ５２が詳しく示されていることである。図８に示すように、オペアンプ５２は、２段の２カスケード差動段を含む。第１段は、２つのネイティブＮＭＯＳトランジスタ５３（ａ−ｂ）から成り、これらのゲートには、それぞれ入力５６及び５４が供給される。ネイティブＮＭＯＳトランジスタは、実質的にゼロボルトに近い閾値電圧を有する。エンハンス型ＮＭＯＳトランジスタは、０．３−１．０ボルト付近の閾値電圧を有する。これらのネイティブＮＭＯＳトランジスタ５３（ａ−ｂ）のドレイン（差動入力対を形成する）は、２つの直列接続された（カスコード負荷）ネイティブＮＭＯＳトランジスタ５５（ａ−ｂ）及び５７（ａ−ｂ）（入力差動対に対する出力負荷を形成する）の対に接続され、トランジスタ５５（ａ−ｂ）及び５７（ａ−ｂ）の２つの対は正電源に接続される。第１段にはネイティブトランジスタのみが使用されるので、回路１００は、非常に低い電圧源、例えば、１ＶのＶｄｄ、並びに、低電圧の入力コモンモード範囲、例えば、ノード５６／５４上の０．１Ｖにおいて動作する。第１段の入力差動対トランジスタ５３（ａ−ｂ）のドレインは、第２段エンハンス型ＮＭＯＳ差動入力対トランジスタ６１（ａ−ｂ）のゲートに接続される。１対のＰＭＯＳトランジスタ５９（ａ−ｂ）が第２の入力差動対トランジスタ６１（ａ−ｂ）のドレインに接続され、第２段の出力負荷として機能する。第２段からの出力信号（ネイティブトランジスタ５３ａ（第１の入力差動対の）のドレインにゲートが接続されたＮＭＯＳトランジスタ６１ａのドレインに接続された）がオペアンプの出力となる。正電源に接続された抵抗器６３が、ダイオード接続ＮＭＯＳトランジスタ６５に接続され、２つのＮＭＯＳトランジスタ６７（ａ−ｂ）を介して固定バイアス電流を供給し、オペアンプ５２の入力差動対５３（ａ−ｂ）にバイアス電流を供給する。固定バイアス電流は、近似的に電源電圧に比例し、＝（Ｖｄｄ−ＶＴ）／Ｒであり、ＶＴはＮＭＯＳ閾値電圧である。

図９を参照すると、バンドギャップ電圧の発生のための本発明の回路１１０の第５の実施形態が示されている。回路１１０は、図８に示される回路１００に類似している。従って、同じ部分に対しては同じ数字が用いられることになる。回路１１０と回路１００との間の唯一の変更は、オペアンプ５２に接続されるＩＢｏａ（オペアンプバイアス電流）回路１１２及びＩＢ−ｉｎｉｔ（初期バイアス電流）回路１１４の付加である。ＩＢｏａ回路１１２は、ゲートがオペアンプ５２の出力に接続されたＰＭＯＳトランジスタ１１３から成る。ＰＭＯＳトランジスタ１１３は、ダイオード接続ＮＭＯＳトランジスタ１１５に接続される。ひとたびオペアンプ５２が動作状態になると、即ち、その出力が正確な動作バイアス電圧をノード５８上に（ＰＭＯＳトランジスタＰ１／Ｐ２／Ｐ３のゲートに対して）供給すると、このバイアス電圧は、バイアス電流（ｄＶｂｅ／Ｒ１、即ち、ノード５４とノード５６とのＶｂｅの間の差をＲ１で割った値に比例する）がＩＢｏａ回路１１２内に流れるようにさせる。次に、回路１１２内のダイオード接続ＮＭＯＳトランジスタ１１５が、入力差動対の付加的バイアストランジスタ１１７（ａ−ｂ）（入力差動対に対する元のバイアストランジスタ６７（ａ−ｂ）に並列）のゲートに接続するバイアス電圧を与えることになる。付加的バイアストランジスタ１１７（ａ−ｂ）は、バイアス電流（ＩＢｏａ回路１１２によって制御された）をオペアンプ５２に供給する。このバイアス電圧はまた、ＩＢ−ｉｎｉｔ回路１１４を介して、元々のバイアストランジスタ６７（ａ−ｂ）のゲートを低レベル、例えば０Ｖにプルすることによって、元のバイアス電流を、最小値、例えば、０ａｕまで低減させる。ＩＢ−ｉｎｉｔ回路１１４は、ＩＢｏａ回路１１２が（動作）バイアス電流をオペアンプ５２に供給するので、オペアンプ５２に対する固定バイアス電流から、バイアス電流を低減させる。ＩＢｏａ回路１１２は、ＩＢ−ｉｎｉｔ回路１１４がＩＢ−ｉｎｉｔ最小に達するときに、最終的なバイアス動作電流に達する。

図１０を参照すると、バンドギャップ電圧の発生のための本発明の回路１２０の第６の実施形態が示されている。回路１２０は、図９に示される回路１１０に類似している。従って、同じ部分に対しては同じ数字が用いられることになる。回路１２０と回路１１０との間の唯一の変更は、ＩＢｏａ回路１１２に接続される起動回路１２２の付加である。ＩＢｏａ回路１１２は、自己バイアス回路として機能し、自己バイアス電圧をオペアンプ５２に与える。起動回路１２２は、オペアンプ５２のノード５８における出力を検知し、それが動作状態にあるかどうか、即ち、その値が低い（Ｖｃｃより低い）かどうかを監視して、ＰＭＯＳトランジスタ１２３が電流を引き込んでいるかどうかを判断する。ＰＭＯＳトランジスタ１２３が電流を引き込んでいない場合、少量の固定電流が、ＰＭＯＳトランジスタ１２５及び１２６並びにＮＭＯＳトランジスタ１２７によってミラーリングされるＮＭＯＳトランジスタ１２４によってＮＭＯＳトランジスタ１２８に供給され、出力ノード５８が低値にプルされ、バイアス電流がＰＭＯＳトランジスタＰ１／Ｐ２／Ｐ３に注入され、次にこれらのトランジスタがオペアンプ５２への入力ノード５４／５６を高値にプルして回路を起動する。これがオペアンプ５２を起動して動作状態にする。

図１１を参照すると、バンドギャップ電圧の発生のための本発明の回路１３０の第７の実施形態が示されている。回路１３０は、図１０に示される回路１２０に類似している。従って、同じ部分に対しては同じ数字が用いられることになる。回路１３０と回路１２０の間の唯一の変更は、図１１に示されるオペアンプ１３２が、図１０に示されるオペアンプ５２と同じであるが折り返しカスコード構造を有することである。折り返しカスコード構造は、オペアンプ１３２がより低い電源電圧で動作することを可能にする（入力差動段内にダイオード接続ＰＭＯＳ負荷が無いため）。ＰＭＯＳトランジスタ１３４（ａ−ｂ）は、直列に接続された（カスコーディング）２対のネイティブＮＭＯＳトランジスタを示す入力差動対１３３（ａ−ｂ）のための負荷（電流ミラー負荷）として機能する。ネイティブＮＭＯＳトランジスタ１３６（ａ−ｂ）（各々は、直列に接続された２つのネイティブＮＭＯＳトランジスタから成る）（カスコーディング）は、ＰＭＯＳトランジスタ１３５（ａ−ｂ）を通して折り返される電流差（入力段からの）のためのＮＭＯＳ電流負荷として機能する。トランジスタ１３６ｂのドレインが、このＮＭＯＳ電流負荷の出力ノードとなる。ＶＢ１およびＶＢ２が、それぞれトランジスタ１３４（ａ−b）及び１３５（ａ−b）のための適切なバイアス電圧を与える。次に、トランジスタ負荷１３６（ａ−ｂ）の出力電圧が、最終段、即ち、共通ソースアンプのネイティブトランジスタＮＭＯＳ１３７及びＰＭＯＳ１３８によって増幅され、オペアンプ１３２の出力電圧ノード５８を与える。従って、図１１に示されるオペアンプ１３２は、回路が、より低い電源Ｖｄｄにおいて動作することを可能にする。

図１２を参照すると、バンドギャップ電圧の発生のための本発明の回路１４０の第８の実施形態が示されている。回路１４０は、図６に示される回路６０に類似している。従って、同じ部分に対しては同じ数字が用いられることになる。回路１４０は、オペアンプ５２（これは図１１に示されるオペアンプ１３２とすることもできる）を含み、このオペアンプは第１の非反転入力５４、第２の反転入力５６、及び出力５８を有する。出力５８は、２つのＰＭＯＳトランジスタＰ１及びＰ２のゲートに接続される。トランジスタＰ１及びＰ２の各々は、全て並列に接続された電流路Ｉ１及びＩ２と直列に接続される。出力５８は、電流路Ｉ１及びＩ２内の電流の流れを制御する。電流Ｉ１及びＩ２は、温度に依存しない電流（ＺＴＣ）である。電流路Ｉ１は、並列の副電流路１４及び１５に接続される。副電流路１４及び１５の各々は、直列に接続された等価な電流源を有する。電流源は、図６に示す電流源と同一であり、ネイティブＭＯＳトランジスタと並列に接続されたＰＭＯＳトランジスタを含む。電流源Ｉｎ及びＩｒのそれぞれの出力は、それぞれ、オペアンプ５２への入力５４及び５６に接続される。Ｉｎ／Ｉｒの電流比は、トランジスタ８２ａ及び８４ａのサイズの、トランジスタ８２ｂ及び８４ｂのサイズに対する比によって決定される。電流源Ｉｎは、ＰＮＰバイポーラトランジスタ６０のエミッタに接続され、このトランジスタのベース及びコレクタは互いに接続されて接地される。電流源Ｉｒは抵抗器Ｒ１に接続され、次にこの抵抗器はＰＮＰバイポーラトランジスタ６２のエミッタに接続され、このトランジスタのベース及びコレクタは互いに接続されて接地される。電流源Ｉｒは、合計でＲ２の全抵抗を形成する抵抗器Ｒ２ａ及び抵抗器Ｒ２ｂから成る抵抗器にも接続され、次いで接地される。トランジスタ６２のエミッタは、トランジスタ６０のエミッタのそれのＮ倍の比を有する。第２のＭＯＳトランジスタＰ２は、電流路Ｉ２に直列に接続され、これが抵抗器Ｒ３に接続され、次いで接地される。抵抗器Ｒ３への接続部にバンドギャップ電圧の出力がある。

回路１４０の動作において、回路１４０は非常に低い電圧源のＶｄｄと共に用いることができる。回路１４０によって生成される出力バンドギャップ電圧は次式で与えられる。

Ｖｂｇ＝（Ｒ３／Ｒ２）＊（トランジスタＰＮＰ６０の）Ｖｂｅ＋（Ｒ３／Ｒ１）＊ｄｅｌｔａＶｂｅ

ここで、ｄｅｌｔａＶｂｅ＝トランジスタ６０のＶｂｅ−トランジスタ６２のＶｂｅ
である。

図１３を参照すると、バンドギャップ電圧の発生のための本発明の回路１５０の第９の実施形態が示されている。回路１５０は、図１２に示される回路１４０に類似している。従って、同じ部分に対しては同じ数字が用いられることになる。回路１５０は、抵抗器Ｒ２ａ及びＲ２ｂを含む抵抗器Ｒ２がバイポートランジスタ６２に並列に接続されるのと同様に、バイポーラトランジスタ６０に並列に接続された別の抵抗器Ｒ４を有する。説明のために、抵抗器Ｒ４は、直列に接続され、抵抗の和がＲ４に等しい２つの抵抗器Ｒ４ａ及びＲ４ｂを含むように示されている。抵抗器Ｒ４は、電流路Ｉ５内の抵抗器Ｒ２の電流を平衡させるために電流路Ｉ４に加えられる。その他の全ての局面において、回路１５０は回路１４０と同一であり、回路１５０の動作もまた回路１４０の動作と同一である。

図１４を参照すると、バンドギャップ電圧の発生のための本発明の回路１６０の第１０の実施形態が示されている。回路１６０は、図１３に示される回路１５０に類似している。従って、同じ部分に対しては同じ数字が用いられることになる。回路１６０は、抵抗器Ｒ４ａと抵抗器Ｒ４ｂとの接続部に接続された、オペアンプ５２への非反転入力５４を有する。さらに、反転入力５６は、抵抗器Ｒ２ａと抵抗器Ｒ２ｂとの接続部に接続される。その他の全ての局面においては、回路１６０は回路１５０と同一であり、回路１６０の動作もまた回路１５０の動作と同一である。

上記のことから、動作のためにバッテリを使用するあらゆる電子機器に適した、低電圧を発生するための低電力バンドギャップ回路が開示されていることが判るであろう。

１０、２０、３０、４０、５０、６０、８０、９０、１００、１１０、１２０、１３０、１４０、１５０、１６０：バンドギャップ電圧発生回路
１２、１４、１６、６０、６２、６４：バイポーラトランジスタ
３２、４２、５２、１３２：オペアンプ
３４（ａ−ｂ）、Ｐ１、Ｐ２、Ｐ３、：電流ミラー（ＰＭＯＳトランジスタ）
３６、５９（ａ−ｂ）、８２（ａ−ｂ）、１１３、１２３、１２５、１２６、１３４（ａ−ｂ）、１３５（ａ−ｂ）、１３８：ＰＭＯＳトランジスタ
３８、６３、９２（ａ−ｂ）、Ｒ１、Ｒ２（ａ−ｂ）、Ｒ３、Ｒ４（ａ−ｂ）：抵抗器
５３（ａ−ｂ）、５５（ａ−ｂ）、５７（ａ−ｂ）、８４（ａ−ｂ）、１３６（ａ−ｂ）、１３７：ネイティブＮＭＯＳ（ネイティブＭＯＳ）トランジスタ
５４、５６：オペアンプの入力
５８：オペアンプの出力
６１（ａ−ｂ）：エンハンス型ＮＭＯＳトランジスタ
６５、１１５：ダイオード接続ＮＭＯＳトランジスタ
６７（ａ−ｂ）、１１７（ａ−ｂ）：バイアストランジスタ（ＮＭＯＳトランジスタ）
１１２：オペアンプバイアス電流（ＩＢｏａ）回路
１１４：初期バイアス電流（ＩＢ−ｉｎｉｔ）回路
１２２：起動回路
１２４、１２７、１２８：ＮＭＯＳトランジスタ
Ｉ１、Ｉ２、Ｉ３：電流路
Ｉ４、Ｉ５：副電流路
Ｉｎ、Ｉｒ：電流源
Ｖｂｇ：バンドギャップ電圧

Claims (27)

1. バンドギャップ電圧を発生するためのバンドギャップ電圧発生回路であって、
   ２つの入力及び１つの出力を有するオペアンプと、
   各々が前記オペアンプの前記出力によって制御される少なくとも２つの並列電流路を有し、前記電流路の一方が前記オペアンプの前記２つの入力のうちの１つに結合された電流ミラー回路と、
   前記電流路の他方に接続された、前記バンドギャップ電圧を与える抵抗分圧回路と、
   を含むことを特徴とする電圧発生回路。
2. 前記２つの電流路の各々が、そのゲートが前記オペアンプの前記出力に結合された、ソースとドレインとの間の電流を制御するＰＭＯＳトランジスタを有することを特徴とする、請求項１に記載の電圧発生回路。
3. 前記２つの電流路の前記一方が２つの並列副路を有し、各々の前記副路が、前記オペアンプの前記２つの入力のうちの異なる１つに接続されることを特徴とする、請求項１に記載の電圧発生回路。
4. 前記副路の１つが、該副路に接続された抵抗器を有することを特徴とする、請求項３に記載の電圧発生回路。
5. 前記抵抗分圧回路は、ノードにおいて直列に接続された第１の抵抗器及び第２の抵抗器を含み、前記ノードがバンドギャップ電圧を与えることを特徴とする、請求項３に記載の電圧発生回路。
6. 前記第１の抵抗器及び第２の抵抗器が、実質的に等しい抵抗値を有することを特徴とする、請求項５に記載の電圧発生回路。
7. 各々の電流路が、
   そのゲートが前記オペアンプの前記出力に結合された、ソースとドレインとの間の電流を制御するＰＭＯＳトランジスタと、
   前記ＰＭＯＳトランジスタの前記ソース／ドレインと直列に接続されたエミッタ／コレクタを有するバイポーラトランジスタと、
   を含むことを特徴とする、請求項４に記載の電圧発生回路。
8. 前記副路の各々が電流源を有することを特徴とする、請求項７に記載の電圧発生回路。
9. 前記各々の副路内の前記電流源は、並列に接続されたＰＭＯＳトランジスタ及びネイティブＭＯＳトランジスタを含むことを特徴とする、請求項８に記載の電圧発生回路。
10. 前記ＰＭＯＳトランジスタ及びネイティブＮＭＯＳトランジスタの各々が、所定の抵抗値を模倣するための制御バイアスを伴うゲートを有することを特徴とする、請求項９に記載の電圧発生回路。
11. 前記各々の副路内の前記電流源が、抵抗器を含むことを特徴とする、請求項８に記載の電圧発生回路。
12. 前記副路の各々が、前記オペアンプの前記２つの入力のうちの１つに接続されることを特徴とする、請求項７に記載の電圧発生回路。
13. 前記抵抗分圧回路に並列に接続されたバイポーラトランジスタをさらに含むことを特徴とする、請求項１に記載の電圧発生回路。
14. 第２の抵抗分圧回路をさらに含むことを特徴とする、請求項１に記載の電圧発生回路。
15. 前記オペアンプへの前記入力の１つは、前記第２の抵抗分圧回路からであることを特徴とする、請求項１４に記載の電圧発生回路。
16. 前記バンドギャップ電圧に接続されたＰＭＯＳトランジスタを有する第３の電流路をさらに含み、前記ＰＭＯＳトランジスタが前記オペアンプの前記出力に結合されることを特徴とする、請求項１に記載の電圧発生回路。
17. 前記抵抗分圧回路は、出力ノードにおいて第２の抵抗器に直列に接続された第１の抵抗器を含み、前記出力ノードはバンドギャップ電圧を与え、前記出力ノードは前記第３の電流路の前記ＰＭＯＳトランジスタに接続されることを特徴とする、請求項１６に記載の電圧発生回路。
18. 前記オペアンプの前記出力を受取るように接続された、前記オペアンプに動作バイアス電流を供給するためのオペアンプバイアス電流回路をさらに含むことを特徴とする、請求項１に記載の電圧発生回路。
19. 前記オペアンプバイアス電流回路は、前記オペアンプの前記出力に接続されたゲートを有する、接地されたＮＭＯＳトランジスタに直列に接続されたＰＭＯＳトランジスタを含むことを特徴とする、請求項１８に記載の電圧発生回路。
20. 前記オペアンプに接続され、前記オペアンプバイアス電流回路が前記動作バイアス電流を前記オペアンプに供給する際に前記オペアンプへの前記バイアス電流を減らすための初期バイアス電流回路をさらに含むことを特徴とする、請求項１８に記載の電圧発生回路。
21. 前記オペアンプが、２段オペアンプであることを特徴とする、請求項１に記載の電圧発生回路。
22. 前記オペアンプの前記２段のうちの１つが、ネイティブＭＯＳトランジスタを含むことを特徴とする、請求項２１に記載の電圧発生回路。
23. 前記ネイティブＭＯＳトランジスタが、前記オペアンプへの入力の中にあることを特徴とする、請求項２２に記載の電圧発生回路。
24. 前記ネイティブＭＯＳトランジスタが、前記オペアンプの出力の中にあることを特徴とする、請求項２２に記載の電圧発生回路。
25. 前記オペアンプがカスケード型オペアンプであることを特徴とする、請求項２２に記載の電圧発生回路。
26. 前記オペアンプの第１段が、折り返しカスコード型オペアンプであることを特徴とする、請求項２２に記載の電圧発生回路。
27. 前記オペアンプの第２段が、共通ソース増幅器であることを特徴とする、請求項２６に記載の電圧発生回路。

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