JP2022142904A - 基準電圧発生回路 - Google Patents

Abstract

【課題】 オペアンプを用いずに、ミスマッチばらつきが少なく、かつ、部品点数が少なくて済み、低電圧での動作が可能な基準電圧発生回路を実現する。【解決手段】 第１電圧発生部１１は、ベース－コレクタ間が接続され、エミッタが基準電源ＶＳＳに接続された第１バイポーラトランジスタＱ１を含む。第２電圧発生部１２は、ベースが第１バイポーラトランジスタＱ１のベースおよびコレクタに接続され、エミッタが抵抗Ｒ１を介して基準電源ＶＳＳに接続された第２バイポーラトランジスタＱ２を含む。制御部２０は、第２バイポーラトランジスタＱ２のコレクタと基準電源ＶＳＳにベースおよびエミッタが接続された第３バイポーラトランジスタＱ３を含み、第３バイポーラトランジスタのコレクタ－エミッタ間電圧に基づいて第１電圧および第２電圧を制御することにより基準電圧ＶＲＥＦを制御する。【選択図】図１

Description

この発明は、温度に対して安定な基準電圧を発生する基準電圧発生回路に関する。

図２は特許文献１に開示された基準電圧発生回路２の構成を示す回路図である。この基準電圧発生回路２は、ＰチャネルのＭＯＳ（Metal Oxide Semiconductor；金属－酸化膜－半導体）トランジスタＭＰ１、ＭＰ２およびＭＰ３と、１：ｍのサイズ比を有するダイオードＤ１およびＤ２と、抵抗Ｒ１０、Ｒ２０、Ｒ１１ＡおよびＲ１１Ｂとにより構成されている。ここで、抵抗Ｒ１１ＡおよびＲ１１Ｂは、同じ抵抗値Ｒ１１を有する。

この基準電圧発生回路２では、ＭＯＳトランジスタＭＰ１とダイオードＤ１が第１電圧発生部を構成し、ＭＯＳトランジスタＭＰ２と抵抗Ｒ１０とダイオードＤ２が第２電圧発生部を構成する。そして、基準電圧発生回路２では、オペアンプＯＡ０とＭＯＳトランジスタＭＰ１およびＭＰ２を介した帰還制御と、オペアンプＯＡ０とＭＯＳトランジスタＭＰ３と抵抗Ｒ１１ＡおよびＲ１１Ｂを介した帰還制御が働く。これにより、ダイオードＤ１と、抵抗Ｒ１０およびダイオードＤ２からなる直列回路の両者に対し、両者の電圧降下である第１電圧および第２電圧を一致させる同じ電流Ｉ０が流れる。この結果、抵抗Ｒ２０の両端から次式に示す基準電圧ＶＲＥＦが得られる。
ＶＲＥＦ
＝（３・Ｒ２０／（Ｒ１１＋３・Ｒ２０））
・（（Ｒ１０・ＶＴ・ｌｎ（ｍ）／（３・Ｒ１０））＋ＶＦ） ……（１）
ただし、ＶＴはサーマルボルテージｋＴ／ｑ（ｋはボルツマン定数、Ｔは温度、ｑは電子１個の電荷）、ＶＦはダイオードＤ１の順方向電圧である。

このように基準電圧発生回路２では、温度Ｔに対して安定した基準電圧ＶＲＥＦが得られる。

特開２０１１－１８１０４５号公報

ところで、上述した従来の基準電圧発生回路２では、基準電圧ＶＲＥＦを得るための制御にオペアンプを使用するため、基準電圧発生回路２を小面積で設計した際に、オペアンプの各部の電圧値または電流値が設計値からずれるミスマッチバラつきが大きくなる問題があった。ここで、オペアンプのミスマッチバラつきを改善するためには、オペアンプの面積を大きくする必要があり、小面積の基準電圧発生回路には不向きである。さらに、ＭＯＳトランジスタの閾値電圧Ｖｔｈがダイオードの順方向電圧ＶＦ以上となるプロセスにより基準電圧発生回路を製造する場合には、基準電圧発生回路にオペアンプを用いると、動作点が大きくなる。このため、チャージポンプ回路などを用いてオペアンプの動作点を確保する必要があり、その場合には入力電圧がオペアンプの動作点で決まるという問題が発生する。

この発明は、以上説明した事情に鑑みてなされたものであり、ミスマッチばらつきが少なく、かつ、部品点数が少なく、低電圧での動作が可能な基準電圧発生回路を提供することを目的とする。

この発明は、ベースおよびコレクタ間が接続され、エミッタが基準電源に接続された第１バイポーラトランジスタを含み、第１電圧を発生する第１電圧発生部と、ベースが前記第１バイポーラトランジスタのベースおよびコレクタに接続され、エミッタが抵抗を介して前記基準電源に接続された第２バイポーラトランジスタを含み、第２電圧を発生する第２電圧発生部と、前記第２バイポーラトランジスタのコレクタと前記基準電源にベースおよびエミッタが接続された第３バイポーラトランジスタを含み、前記第３バイポーラトランジスタのコレクタ－エミッタ間電圧に基づいて前記第１電圧および前記第２電圧を制御することにより基準電圧を制御する制御部と、を含む基準電圧発生回路を提供する。

この発明によれば、オペアンプを用いずに、ミスマッチばらつきが少なく、かつ、部品点数が少なくて済み、低電圧での動作が可能な基準電圧発生回路を実現することができる。

この発明の一実施形態である基準電圧発生回路の構成を示す回路図である。 従来の基準電圧発生回路の構成を示す回路図である。

以下、図面を参照し、この発明の実施形態について説明する。

図１はこの発明の一実施形態である基準電圧発生回路１の構成を示す回路図である。この基準電圧発生回路１は、ＰチャネルのＭＯＳトランジスタＭ０～Ｍ２およびＭ７～Ｍ９と、ＮチャネルのＭＯＳトランジスタＭ５およびＭ６と、第１～第３のＮＰＮ型のバイポーラトランジスタＱ１～Ｑ３と、抵抗Ｒ１、Ｒ２、Ｒ３ＡおよびＲ３Ｂとにより構成されている。

ここで、ＭＯＳトランジスタＭ０～Ｍ２およびＭ７～Ｍ９は、ソースおよび各々の形成されたｎウェルが電源ＶＣＣに接続されている。また、ＭＯＳトランジスタＭ５およびＭ６は、ソースおよび各々の形成されたｐウェルが電源ＶＣＣより低電位の基準電源ＶＳＳに接続されている。

第１バイポーラトランジスタＱ１とＭＯＳトランジスタＭ７は、第１電圧Ｖ１を発生する第１電圧発生部１１を構成している。ここで、第１バイポーラトランジスタＱ１は、ベースおよびコレクタ間が接続され、エミッタが基準電源ＶＳＳに接続されている。ＭＯＳトランジスタＭ７は、ドレインが第１バイポーラトランジスタＱ１のコレクタに接続されている。ＭＯＳトランジスタＭ７は第１バイポーラトランジスタＱ１に第１電流Ｉ１を供給する第１電流供給部である。

第２バイポーラトランジスタＱ２は、ベースが第１バイポーラトランジスタＱ１のベースおよびコレクタに接続され、エミッタが抵抗Ｒ１を介して基準電源ＶＳＳに接続されている。この第２バイポーラトランジスタＱ２および抵抗Ｒ１と、ＭＯＳトランジスタＭ９は、第２電圧Ｖ２を発生する第２電圧発生部１２を構成している。ここで、ＭＯＳトランジスタＭ９は、ゲートがＭＯＳトランジスタＭ７のゲートに共通接続されており、ドレインが第２バイポーラトランジスタＱ２のコレクタに接続されている。このＭＯＳトランジスタＭ９は、第１バイポーラトランジスタＱ１に供給される第１電流Ｉ１と比例関係にある第２電流Ｉ２を第２バイポーラトランジスタＱ２に供給する第２電流供給部である。

本実施形態において、ＭＯＳトランジスタＭ７およびＭ９のトランジスタサイズは同じである。従って、第１および第２電流供給部は同じ大きさの電流Ｉ１およびＩ２をバイポーラトランジスタＱ１およびＱ２に供給する。

第３バイポーラトランジスタＱ３と、ＭＯＳトランジスタＭ０～Ｍ２、Ｍ５、Ｍ６、Ｍ８、抵抗Ｒ２、Ｒ３ＡおよびＲ３Ｂは、制御部２０を構成している。この制御部２０は、第３バイポーラトランジスタＱ３を含み、第３バイポーラトランジスタＱ３のコレクタ－エミッタ間電圧Ｖｃｅ３に基づいて第１電圧Ｖ１および第２電圧Ｖ２を制御することにより基準電圧ＶＲＥＦを制御する回路である。以下、この制御部２０の構成を説明する。

第３バイポーラトランジスタＱ３は、コレクタがＭＯＳトランジスタＭ０のドレインに接続されるとともにＭＯＳトランジスタＭ０およびＭ２のゲートに接続されている。ＭＯＳトランジスタＭ２のドレインは、ＭＯＳトランジスタＭ５のドレインと、ＭＯＳトランジスタＭ７、Ｍ９、Ｍ８およびＭ１のゲートとに接続されている。

ＭＯＳトランジスタＭ８のドレインは、ＭＯＳトランジスタＭ６のドレインと、ＭＯＳトランジスタＭ５およびＭ６のゲートに接続されている。ＭＯＳトランジスタＭ１のドレインは、抵抗Ｒ２を介して基準電源ＶＳＳに接続されている。

ＭＯＳトランジスタＭ１のドレインと抵抗Ｒ２との接続点は、基準電圧ＶＯＵＴを出力する出力ノードとなっている。この出力ノードには、抵抗Ｒ３ＡおよびＲ３Ｂの一端が接続されている。抵抗Ｒ３Ａの他端は第１バイポーラトランジスタＱ１のコレクタに接続され、抵抗Ｒ３Ｂの他端は第２バイポーラトランジスタＱ２のコレクタに接続されている。

この制御部２０において、ＭＯＳトランジスタＭ０、Ｍ２、Ｍ８、Ｍ６およびＭ５は、第３バイポーラトランジスタＱ３のコレクタ－エミッタ間電圧Ｖｃｅ３に基づいて、第１電流Ｉ１および第２電流Ｉ２を制御する電流制御部として機能する。具体的には、第２電圧Ｖ２が低下して第３バイポーラトランジスタＱ３のコレクタ－エミッタ間電圧Ｖｃｅ３が増加すると、ＭＯＳトランジスタＭ０のゲート－ソース間電圧Ｖｇｓ０が減少し、ＭＯＳトランジスタＭ２のドレイン電圧が低下し、ＭＯＳトランジスタＭ８のゲート－ソース間電圧が増加し、ＭＯＳトランジスタＭ５のゲート－ソース間電圧が増加し、ＭＯＳトランジスタＭ２のドレイン電圧がさらに低下し、第１電流Ｉ１および第２電流Ｉ２が増加し、第１電圧Ｖ１および第２電圧Ｖ２が増加する、という制御が行われる。

また、ＭＯＳトランジスタＭ０、Ｍ２、Ｍ８、Ｍ６、Ｍ５、Ｍ１、抵抗Ｒ２、Ｒ３ＡおよびＲ３Ｂは、第３バイポーラトランジスタＱ３のコレクタ－エミッタ間電圧Ｖｃｅ３に基づいて、基準電圧ＶＯＵＴを制御し、この基準電圧ＶＯＵＴに応じた第３電流Ｉ３および第４電流Ｉ４を第１トランジスタＱ１および第２トランジスタＱ２に帰還させる回路として機能する。具体的には、第２電圧Ｖ２が低下して第３バイポーラトランジスタＱ３のコレクタ－エミッタ間電圧Ｖｃｅ３が増加すると、ＭＯＳトランジスタＭ０のゲート－ソース間電圧Ｖｇｓ０が減少し、ＭＯＳトランジスタＭ２のドレイン電圧が低下し、ＭＯＳトランジスタＭ１のドレイン電流が増加し、このドレイン電流から第３電流Ｉ３および第４電流Ｉ４を減算した電流により基準電圧ＶＯＵＴが定まり、第３電流Ｉ３および第４電流Ｉ４が第１電流Ｉ１および第２電流Ｉ２に対して加えられることにより第１電圧Ｖ１および第２電圧Ｖ２が増加する、という制御が行われる。

次に本実施形態の動作について説明する。基準電圧発生回路１では、第１バイポーラトランジスタＱ１に流れる電流および第２バイポーラトランジスタＱ２に流れる電流を一致させつつ、第１電圧Ｖ１および第２電圧Ｖ２を一致させる制御が行われる。この制御が行われる結果、次式に示す基準電圧ＶＯＵＴが基準電圧発生回路１から出力される。
ＶＯＵＴ
＝（３・Ｒ２／（Ｒ３＋３・Ｒ２））・（（Ｒ３・ＶＴ・Ｉｎ（ｍ）／（３・Ｒ１））
＋Ｖｂｅ） ……（２）
ただし、Ｒ３＝Ｒ３Ａ＝Ｒ３Ｂであり、ｍはバイポーラトランジスタＱ１およびＱ２のサイズ比（すなわち、Ｑ１：Ｑ２＝１：ｍ）、ＶＴはサーマルボルテージ、Ｖｂｅは第１バイポーラトランジスタＱ１のベース－エミッタ間電圧Ｖｂｅ１である。

従来の技術（図２）では、ダイオードＤ１に発生する第１電圧と、抵抗Ｒ１０およびダイオードＤ２からなる直列回路に発生する第２電圧とを一致させる制御にオペアンプＯＡ０が介在した。

これに対し、本実施形態では、以下説明する電流帰還により、第１電圧Ｖ１および第２電圧Ｖ２を一致させる制御が行われる。

以下では、ＭＯＳトランジスタＭ０～Ｍ２およびＭ７～Ｍ９のサイズが同じであり、かつ、ＭＯＳトランジスタＭ５およびＭ６のサイズが同じであることを前提とする。

図１において、第１バイポーラトランジスタＱ１のコレクタ電圧Ｖｃ１（すなわち、第１電圧Ｖ１）は、同バイポーラトランジスタＱ１のベース－エミッタ間電圧Ｖｂｅ１と一致する。このため、バイポーラトランジスタＱ１に流れるエミッタ電流Ｉｅ１は、次式に示すものとなる。
Ｉｅ１
＝（ＶＴ・ｌｎ（ｍ）／Ｒ１）－（（ＶＯＵＴ－Ｖｂｅ）／Ｒ３）＋Ｉｂ１＋Ｉｂ２
……（３）
ただし、Ｉｂ１は第１バイポーラトランジスタＱ１のベース電流、Ｉｂ２は第２バイポーラトランジスタＱ２のベース電流である。

第２バイポーラトランジスタＱ２のコレクタ電圧Ｖｃ２（すなわち、第２電圧Ｖ２）は、バイポーラトランジスタＱ３のベース－エミッタ間電圧Ｖｂｅ３と一致する。このため、バイポーラトランジスタＱ２に流れるエミッタ電流Ｉｅ２は、次式に示すものとなる。
Ｉｅ２
＝（ＶＴ・ｌｎ（ｍ）／Ｒ１）－（（ＶＯＵＴ－Ｖｂｅ）／Ｒ３）＋Ｉｂ３
……（４）

上記式（３）および（４）において、バイポーラトランジスタＱ１、Ｑ２、Ｑ３のベース電流Ｉｂ１、Ｉｂ２、Ｉｂ３は非常に小さい。このため、Ｉｅ１＝Ｉｅ２となり、Ｖｂｅ１＝Ｖｂｅ２が成り立ち、Ｖｃ１＝Ｖｃ２（すなわち、Ｖ１＝Ｖ２）となる。
これにより、基準電圧ＶＯＵＴに関して式（２）が成立する。

次にミスマッチバラつきについて説明する。一般にバイポーラトランジスタのベース－エミッタ間電圧Ｖｂｅは、オペアンプと比較し、ばらつきが小さい。特に低電圧のバイポーラトランジスタは、小面積化を行った場合、オペアンプよりもミスマッチバラツキの程度が低くなる。本実施形態によれば、オペアンプを使用せず、上述した第３バイポーラトランジスタＱ３を利用した電流帰還により第１電圧Ｖ１および第２電圧Ｖ２を一致させる制御を行うのでミスマッチばらつきを少なくすることができる。

次に基準電圧発生回路の動作点について説明する。上述した従来の基準電圧発生回路２（図２）において、オペアンプＯＡ０の動作点は次のようになる。図２において、ダイオードＤ１およびＤ２をダイオード接続されたバイポーラトランジスタとし、このバイポーラトランジスタのベース－エミッタ間電圧をＶｂｅとし、ＭＯＳトランジスタＭＰ１およびＭＰ２のオーバードライブ電圧をＶｏｖとし、オペアンプＯＡ０の差動対に使用されているＰチャネルのＭＯＳトランジスタのゲート－ソース間電圧をＶｇｓとする。この場合は、電源電圧ＶＣＣがＶＣＣ＞Ｖｂｅ＋Ｖｇｓ＋Ｖｏｖの条件を満たす必要があるため、例えばＶｂｅ＝Ｖｇｓ＝０．７Ｖ、Ｖｏｖ＝０．１Ｖとすると、基準電圧発生回路が動作可能な電源電圧ＶＣＣの下限は１．５Ｖとなる。このように基準電圧発生回路にオペアンプを用いた場合には、低電圧動作させることが難しく、低電圧動作させるためには、オペアンプに対してチャージポンプ回路などの昇圧回路と組み合わせる必要性があり、回路の面積の増加が見込まれる。

また、オペアンプＯＡ０の差動対のＰチャネルのＭＯＳトランジスタの代わりにＮチャネルのＭＯＳトランジスタを用いた場合には、このＮチャネルのＭＯＳトランジスタの入力可能範囲の制限によりＶｏｖ＞Ｖｂｅ－Ｖｇｓの条件を満たす必要がある。ここで、Ｖｂｅ＜Ｖｇｓの場合、ダイオードＤ１と、ＭＯＳトランジスタに電流を流すことは不可能である。また、基準電圧発生回路を低電圧で正常に動作させるためには、Ｖｔｈの小さいプロセスでは設計する必要があるが、設計するにあたりプロセスの制限を受ける。

本実施形態では、ＭＯＳトランジスタＭ７およびＭ１のオーバードライブ電圧をＶｏｖ７およびＶｏｖ１とした場合、基準電圧発生回路を正常動作させるために、ＶＣＣ＞Ｖｂｅ１＋Ｖｏｖ７、かつ、Ｖｃｅ３＞ＶＣＣ－Ｖｇｓ０、かつ、ＶＣＣ＞ＶＯＵＴ＋Ｖｏｖ１の条件を満たしていればよく、チャージポンプ回路などの他のブロックが不要であり、プロセスに依存せずに低電圧動作が可能となる。

＜他の実施形態＞
以上、この発明の各実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。

（１）上記実施形態では、第１バイポーラトランジスタＱ１に第１電流Ｉ１を供給する第１電流供給部と、第２バイポーラトランジスタＱ２に第２電流Ｉ２を供給する第２電流供給部をＭＯＳトランジスタにより構成したが、バイポーラトランジスタにより構成してもよい。

（２）上記実施形態において、ＰチャネルのＭＯＳトランジスタをＮチャネルのＭＯＳトランジスタに置き換え、ＮチャネルのＭＯＳトランジスタをＰチャネルのＭＯＳトランジスタに置き換え、ＮＰＮ型のバイポーラトランジスタをＰＮＰ型のバイポーラトランジスタに置き換え、電源ＶＣＣを基準電源ＶＳＳに対して負の電源に置き換えることにより、負の基準電圧を発生する基準電圧発生回路を構成してもよい。

（３）上記実施形態では、簡単のため、Ｉ１＝Ｉ２、Ｉ３＝Ｉ４の場合の構成を説明したが、Ｉ１≠Ｉ２、Ｉ３≠Ｉ４であってもよい。

Ｑ１……第１バイポーラトランジスタ、Ｑ２……第２バイポーラトランジスタ、Ｑ３……第３バイポーラトランジスタ、１１……第１電圧発生部、１２……第２電圧発生部、２０……制御部、Ｍ０～Ｍ２，Ｍ５～Ｍ９，ＭＰ１～ＭＰ３……ＭＯＳトランジスタ、Ｒ１、Ｒ１、Ｒ３Ａ，Ｒ３Ｂ，Ｒ１０，Ｒ２０，Ｒ１１Ａ，Ｒ１１Ｂ……抵抗、ＯＡ０……オペアンプ、Ｄ１，Ｄ２……ダイオード。

Claims (4)

1. ベースおよびコレクタ間が接続され、エミッタが基準電源に接続された第１バイポーラトランジスタを含み、第１電圧を発生する第１電圧発生部と、
   ベースが前記第１バイポーラトランジスタのベースおよびコレクタに接続され、エミッタが抵抗を介して前記基準電源に接続された第２バイポーラトランジスタを含み、第２電圧を発生する第２電圧発生部と、
   前記第２バイポーラトランジスタのコレクタと前記基準電源にベースおよびエミッタが接続された第３バイポーラトランジスタを含み、前記第３バイポーラトランジスタのコレクタ－エミッタ間電圧に基づいて前記第１電圧および前記第２電圧を制御することにより基準電圧を制御する制御部と、
   を含む基準電圧発生回路。
2. 前記第１電圧発生部および前記第２電圧発生部は、前記第１バイポーラトランジスタおよび前記第２トランジシタに対し、比例関係にある第１電流および第２電流を各々供給する第１電流供給部および第２電流供給部を各々含む請求項１に記載の基準電圧発生回路。
3. 前記制御部は、前記第３バイポーラトランジスタのコレクタ－エミッタ間電圧に基づいて前記第１電流および前記第２電流を制御する電流制御部を含む請求項２に記載の基準電圧発生回路。
4. 前記制御部は、前記第３バイポーラトランジスタのコレクタ－エミッタ間電圧に基づいて前記基準電圧を制御し、前記基準電圧に応じた第３電流および第４電流を前記第１バイポーラトランジスタおよび前記第２バイポーラトランジスタに帰還させる請求項２または３に記載の基準電圧発生回路。

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