CN101329587A - 电压调节器 - Google Patents

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Abstract

本发明提供过渡响应特性优良的电压调节器。根据以NMOS(16～17)的漏极电流的变化(ΔI)为基础的电压(ΔIR)的二次方，在PMOS(25)及NMOS(24)中流过漏极电流(对PMOS(26)的栅极的充放电电流)，因此，充放电电流的最大值(Imax)变大，PMOS(26)的栅极电压的转移时间(t)缩短，电压调节器的过渡响应特性变得优良。

Description

电压调节器
技术领域
本发明涉及电压调节器。
背景技术
说明以往的电压调节器。图4是表示以往的电压调节器的电路图。
NMOS46～47、PMOS48～49、NMOS53～54、PMOS52及PMOS55构成差动放大电路。在该差动放大电路中，NMOS46～47的栅极是输入端子，PMOS55及NMOS54的漏极是输出端子。PMOS55及NMOS54构成推挽电路。NMOS44～45构成电流镜电路，具有恒流特性，恒流电路58及NMOS44～45作为向差动放大电路提供电流的单元而进行工作。
另外，输入端子42被输入电源电压即输入电压Vin。PMOS56根据输入电压Vin及差动放大电路电路的输出电压，向输出端子43输出被控制为规定恒压的输出电压Vout。输出端子43输出被控制为规定恒压的输出电压Vout。分压电路57被输入输出端子43的输出电压Vout，将该输出电压Vout分压，输出分压电压Vfb。恒流电路58向差动放大电路提供恒流Ibias。基准电压电路59向NMOS46的栅极施加基准电压Vref。差动放大电路被输入基准电压Vref和分压电压Vfb，对它们的差分电压Vdiff进行放大，输出基于差分电压Vdiff的输出电压Vout。该差动放大电路通过控制PMOS56的栅极电压使基准电压Vref和分压电压Vfb成为相等值，从而将输出电压Vout控制为规定恒压(例如，参照专利文献1)。
这里，令PMOS48～49、PMOS52及PMOS55的特性相同，NMOS46～47的特性相同，NMOS53～54形成的电流镜电路的镜像比是1∶1。
基准电压Vref和分压电压Vfb之间的差分电压Vdiff成为0时，NMOS46～47的栅极电压值变得相同，NMOS46～47的漏极电流值也变得相同。因此，该漏极电流值与PMOS48～49、PMOS52及PMOS55的漏极电流值变得相同，NMOS53～54的漏极电流值也变得相同。各个漏极电流是NMOS45的漏极电流Itail的一半。
接着，说明各个晶体管的漏极电流。图5是表示以往的各个晶体管的漏极电流的图。
图5(A)表示差分电压Vdiff与差动放大电路的输入级晶体管即NMOS46～47的漏极电流的绝对值之间的关系。差分电压Vdiff成为0时，NMOS46～47的漏极电流值变得相同，各个漏极电流是NMOS45的漏极电流Itail的一半。差分电压Vdiff若变动，则NMOS46～47中一方的MOS的漏极电流的绝对值增加，另一方的MOS的漏极电流的绝对值减少相应的量。
图5(B)表示差分电压Vdiff与PMOS55及NMOS54的漏极电流的绝对值(对于输出晶体管即PMOS56的栅极的充放电电流的绝对值)之间的关系。差分电压Vdiff成为0时，PMOS55及NMOS54的漏极电流值变得相同，各个漏极电流是NMOS45的漏极电流Itail的一半。
差分电压Vdiff若变动，则PMOS55及NMOS54中一方的MOS的漏极电流的绝对值增加，另一方的MOS的漏极电流的绝对值减少相应的量。该漏极电流(对于PMOS56的栅极的充放电电流)的最大值Imax成为NMOS45的漏极电流Itail的值。
专利文献1：日本特开2001-273042号公报(图2)
这里，便携电子设备等的电子设备中，通过使内部的电子电路持有以低消耗功率动作的等待状态和等待状态以外的通常动作状态的两个状态，可降低消耗功率。因此，向电子设备提供电源电压的电压调节器有时也降低消耗功率。
但是，一般的电压调节器中，若消耗功率降低，则过渡响应特性劣化。
发明内容本发明鉴于上述问题，提供过渡响应特性优良的电压调节器。本发明为了解决上述问题，提供一种电压调节器，其特征在于，该电压调节器具备：用于输入输入电压的输入端子；输出晶体管，其根据上述输入电压和差动放大电路的输出电压，向输出端子输出被控制为规定恒压的输出电压；将输出上述电压输出的输出端子；分压电路，其输入上述输出电压，对上述输出电压进行分压而输出分压电压；向上述差动放大电路提供恒流的恒流电路；产生基准电压的基准电压电路；以及上述差动放大电路，其在输入级晶体管输入上述基准电压和上述分压电压，根据以上述输入级晶体管的漏极电流的变化为基础的电压的二次方，使针对上述输出晶体管的栅极进行充放电的充放电电流流过，控制上述输出晶体管的栅极电压，使得上述基准电压和上述分压电压成为相等值，从而将上述输出电压控制为上述规定恒压。
本发明中，差动放大电路根据以输入级晶体管的漏极电流的变化为基础的电压的二次方，使针对输出晶体管的栅极进行充放电的充放电电流流过，因此，充放电电流的最大值变大，输出晶体管的栅极电压的转移时间缩短，电压调节器的过渡响应特性变得优良。
附图说明
图1是表示电压调节器的电路图。
图2是表示各个晶体管的漏极电流的图。
图3是表示电压调节器的电路图。
图4是表示以往的电压调节器的电路图。
图5是表示以往的各个晶体管的漏极电流的图。
符号说明
11接地端子    12输入端子
13输出端子14～17、23～24NMOS
20～21电阻18～19、22、25～26PMOS
27分压电路    28恒流电路
29基准电压电路A、B、C连接点
具体实施方式
以下，参照附图说明本发明的实施方式。
首先，说明电压调节器的结构。图1是表示电压调节器的电路图。
电压调节器具备：接地端子11、输入端子12、输出端子13、NMOS14～17、电阻20～21、NMOS 23～24、PMOS 18～19、PMOS 22、PMOS 25～26、分压电路27、恒流电路28及基准电压电路29。
在输入端子12和NMOS 14的漏极之间，设置恒流电路28。NMOS14的源级与接地端子11连接，栅极与漏极及NMOS 15的栅极连接。NMOS 15的源级与接地端子11连接，漏极与NMOS 16～17的源级连接。在接地端子11和NMOS 16的栅极之间，设置基准电压电路29。NMOS 16的漏极与PMOS 18的漏极连接。NMOS 17的栅极与分压电路27连接，漏极与PMOS 19的漏极连接。PMOS 18的栅极与PMOS 19的栅极连接，源级与输入端子12连接。PMOS 19的源极与输入端子12连接。在PMOS18的栅极和漏极之间，设置电阻20，在PMOS 19的栅极和漏极之间，设置电阻21。
PMOS22的栅极与PMOS18的漏极连接，源级与输入端子12连接，漏极与NMOS23的漏极连接。NMOS23的栅极与NMOS24的栅极连接，源级与接地端子11连接，漏极与栅极连接。NMOS24的源级与接地端子11连接，漏极与PMOS25的漏极连接。PMOS25的栅极与PMOS19的漏极连接，源级与输入端子12连接。在输出端子13和接地端子11之间，设置分压电路27。PMOS26的栅极与PMOS25的漏极连接，源级与输入端子12连接，漏极与输出端子13连接。
这里，NMOS16～17、PMOS18～19、电阻20～21、NMOS23～24、PMOS22及PMOS25构成差动放大电路。在该差动放大电路中，NMOS16～17的栅极是输入端子，PMOS25及NMOS24的漏极是输出端子。PMOS25及NMOS24构成推挽电路。NMOS14～15构成电流镜电路，具有恒流特性，恒流电路28及NMOS14～15作为向差动放大电路提供电流的单元而进行工作。
另外，输入端子12被输入电源电压即输入电压Vin。输出晶体管即PMOS26根据输入电压Vin及差动放大电路的输出电压，向输出端子13输出被控制为规定恒压的输出电压Vout。输出端子13输出输出电压Vout。分压电路27被输入输出端子13的输出电压Vout，将该输出电压Vout分压，输出分压电压Vfb。恒流电路28向差动放大电路提供恒流Ibias。基准电压电路29产生基准电压Vref，向NMOS 16的栅极施加基准电压Vref。差动放大电路在输入级晶体管输入基准电压Vref和分压电压Vfb，对它们的差分电压Vdiff进行放大，向PMOS26的栅极输出基于差分电压Vdiff的输出电压。该差动放大电路通过控制PMOS26的栅极电压而使基准电压Vref和分压电压Vfb成为相等值，从而将输出电压Vout控制为规定恒压。
接着，说明电压调节器的动作。
这里，令PMOS 18～19、PMOS22及PMOS25的特性相同，NMOS16～17的特性相同，NMOS23～24形成的电流镜电路的镜像比是1∶1。
基准电压Vref和分压电压Vfb之间的差分电压Vdiff成为0时，NMOS16～17的栅极电压值变得相同，NMOS16～17的漏极电流值也变得相同。通过电流镜电路，PMOS18～19的漏极电流值变得相同。各个漏极电流是NMOS15的漏极电流Itail的一半。连接点A及连接点B的电压值变得相同，因此，电流不流过连接点A和连接点B之间的电阻20～21。因此，连接点A、连接点B及连接点C的电压值变得相同。此时，PMOS18～19、PMOS22及PMOS25的栅极-源级间电压值变得相同，PMOS18～19、PMOS22及PMOS25的漏极电流值也变得相同。在PMOS18～19、PMOS22及PMOS25上分别流过电流Itail/2，因此在差动放大电路中流过电流2Itail。
若输出电流过渡地变动，输出电压Vout变得低于规定电压，则NMOS17的栅极电压变得低于NMOS16的栅极电压，NMOS17的漏极电流变得比NMOS16的漏极电流少电流2ΔI的量。此时，NMOS17的漏极电流减小ΔI的量，NMOS16的漏极电流增大ΔI的量。这里，电阻20和电阻21的值相同，因此连接点C的电压不发生变化，PMOS18～19的栅极电压也不发生变化，因此，PMOS18～19的漏极电流也不发生变化。另外，通过电流镜电路，PMOS18～19的漏极电流值变得相同。因此，上述的电流2ΔI从连接点B流入连接点A。若令电阻20～21的值为电阻值R，则因电阻20～21而导致电压下降，因此连接点B的电压升高电压ΔIR的量，PMOS25的栅极-源级电压降低电压ΔIR的量，另外，连接点A的电压降低电压ΔIR的量，PMOS22的栅极-源级电压升高电压ΔIR的量。这里，PMOS22及PMOS25在饱和区动作，PMOS22及PMOS25中的漏极电流与栅极-源级间电压的二次方成正比。因此PMOS25的漏极电流与电压ΔIR的二次方成正比地减少，PMOS22及NMOS23～24的漏极电流与电压ΔIR的二次方成正比地增加。PMOS22的漏极电流经由NMOS23～24所组成的电流镜电路，使PMOS25及NMOS24进行推挽动作。因此，PMOS25的漏极电压、NMOS24的漏极电压及PMOS26的栅极电压降低，PMOS26的漏极电流(输出电流)增大，输出电压Vout升高。
若输出电流过渡地变动，输出电压Vout变得高于规定电压，则NMOS17的栅极电压变得高于NMOS16的栅极电压，NMOS17的漏极电流变得比NMOS16的漏极电流多电流2ΔI的量。上述的电流2ΔI从连接点A流入连接点B。连接点B的电压降低电压ΔIR的量，PMOS25的栅极-源级电压升高电压ΔIR的量，另外，连接点A的电压升高电压ΔIR的量，PMOS22的栅极-源级电压降低电压ΔIR的量。PMOS25的漏极电流与电压ΔIR的二次方成正比地增加，PMOS22及NMOS23～24的漏极电流与电压ΔIR的二次方成正比地减少。因此，PMOS25的漏极电压、NMOS24的漏极电压及PMOS26的栅极电压升高，PMOS26的漏极电流(输出电流)减小，输出电压Vout降低。
接着，说明各个晶体管的漏极电流。图2是表示各个晶体管的漏极电流的图。
图2(A)表示差分电压Vdiff与差动放大电路的输入级晶体管即NMOS16～17的漏极电流的绝对值之间的关系。差分电压Vdiff成为0时，NMOS16～17的漏极电流值变得相同，各个漏极电流是NMOS15的漏极电流Itail的一半。差分电压Vdiff若变动，则NMOS16～17中一方的MOS的漏极电流的绝对值增加，另一方的MOS的漏极电流的绝对值减少相应的量。
图2(B)表示差分电压Vdiff与PMOS25及NMOS24的漏极电流的绝对值(对于输出晶体管即PMOS26的栅极的充放电电流的绝对值)之间的关系。差分电压Vdiff成为0时，PMOS25及NMOS24的漏极电流值变得相同，各个漏极电流是NMOS15的漏极电流Itail的一半。差分电压Vdiff若变动，则PMOS25及NMOS24中一方的MOS的漏极电流的绝对值增加，另一方的MOS的漏极电流的绝对值减少相应的量。该漏极电流(对于PMOS26的栅极的充放电电流)的最大值Imax成为比NMOS15的漏极电流Itail的值大的值。
这里，在PMOS26中，由于在栅极存在比较大的栅极寄生电容，因此，栅极电压的转移产生一定的转移时间。若令栅极电压的转移幅度为ΔVg，栅极寄生电容为Cg，对栅极的充放电电流的最大值为Imax，则栅极电压的转移时间t可由t＝ΔVg×Cg/Imax计算。栅极电压的转移幅度ΔVg由输出电流及输出电压Vout的变动幅度确定，栅极寄生电容Cg由PMOS26的驱动能力及栅极绝缘膜的膜厚确定，因此，若对栅极的充放电电流的最大值Imax变大，则栅极电压的转移时间t缩短，电压调节器的过渡响应特性变得优良。
这样，根据以NMOS16～17的漏极电流的变化(ΔI)为基础的电压(ΔIR)的二次方，在PMOS25及NMOS24中流过漏极电流(对PMOS26的栅极的充放电电流)，因此，充放电电流的最大值Imax变大，PMOS26的栅极电压的转移时间t缩短，电压调节器的过渡响应特性变得优良。这样，在负载的状态转移的转移时，即使输出电流过渡地变动，电压调节器也可以过渡响应特性优良地正常动作，电压调节器的输出电压Vout成为规定恒压。
另外，电压调节器的过渡响应特性变优良，相应地抑制了消耗功率。
另外，在图1中，恒流电路28及NMOS14～15成为向差动放大电路提供电流的单元，但是，如图3所示，恒流电路32～33及电阻31也可以成为电流提供单元。
另外，虽未图示，通过追加晶体管，NMOS23～24形成的电流镜电路也可以成为威尔逊电流镜电路(Wilson current mirror)和叠接电流镜电路(Cascade Current Mirror)。

Claims (3)

1.一种电压调节器，该电压调节器具备：
用于输入输入电压的输入端子；
用于输出输出电压的输出端子；
在上述输入端子和上述输出端子之间设置的输出晶体管；
分压电路，其设置在上述输出端子，对上述输出电压进行分压而输出分压电压；
基准电压电路，其输出基准电压；以及
差动放大电路，其在第一输入晶体管的栅极输入上述基准电压，在第二输入晶体管的栅极输入上述分压电压，用以上述输入晶体管的漏极电流的变化量的二次方的电流为基础的电压，控制上述输出晶体管。
2.根据权利要求1所述的电压调节器，其特征在于，
上述差动放大电路具备：
恒流电路；
第一第1导电型晶体管，其栅极与上述基准电压电路连接，源级与上述恒流电路连接；
第二第1导电型晶体管，其栅极与上述分压电路连接，源级与上述恒流电路连接；
第一第2导电型晶体管，其源级与上述输入端子连接，漏极与上述第一第1导电型晶体管的漏极连接；
第二第2导电型晶体管，其栅极与上述第一第2导电型晶体管的栅极连接，源级与上述输入端子连接，漏极与上述第二第1导电型晶体管的漏极连接；
第一电阻，其一端与上述第一第2导电型晶体管的栅极连接，另一端与上述第一第2导电型晶体管的漏极连接；
第二电阻，其一端与上述第二第2导电型晶体管的栅极连接，另一端与上述第二第2导电型晶体管的漏极连接；
第三第2导电型晶体管，其栅极与上述第一电阻的另一端连接，源级与上述输入端子连接；
第三第1导电型晶体管，其栅极与漏极连接，源级与接地端子连接，漏极与上述第三第2导电型晶体管的漏极连接；
第四第1导电型晶体管，其栅极与上述第三第1导电型晶体管的栅极连接，源级与上述接地端子连接，漏极与上述输出晶体管的栅极连接；以及
第四第2导电型晶体管，其栅极与上述第二电阻的另一端连接，源级与上述输入端子连接，漏极与上述输出晶体管的栅极连接。
3.根据权利要求1所述的电压调节器，其特征在于，
上述差动放大电路具备：
恒流电路；
第一第1导电型晶体管，其栅极与上述基准电压电路连接，源级与上述恒流电路连接；
第二第1导电型晶体管，其栅极与上述分压电路连接，源级与上述恒流电路连接；
第一第2导电型晶体管，其源级与上述输入端子连接，漏极与上述第一第1导电型晶体管的漏极连接；
第二第2导电型晶体管，其栅极与上述第一第2导电型晶体管的栅极连接，源级与上述输入端子连接，漏极与上述第二第1导电型晶体管的漏极连接；
第一电阻，其一端与上述第一第2导电型晶体管的栅极连接，另一端与上述第一第2导电型晶体管的漏极连接；
第二电阻，其一端与上述第二第2导电型晶体管的栅极连接，另一端与上述第二第2导电型晶体管的漏极连接；
第三第2导电型晶体管，其栅极与上述第一电阻的另一端连接，源级与上述输入端子连接；
电流镜电路，其具有两个端子，在一端流过以上述第三第2导电型晶体管的漏极电流为基础的电流镜电流，另一端使以上述电流镜电流为基础的电流流入上述输出晶体管的栅极；以及
第四第2导电型晶体管，其栅极与上述第二电阻的另一端连接，源级与上述输入端子连接，漏极与上述输出晶体管的栅极连接。
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