JPH0744458B2 - 電流分割回路 - Google Patents
電流分割回路Info
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- JPH0744458B2 JPH0744458B2 JP1078740A JP7874089A JPH0744458B2 JP H0744458 B2 JPH0744458 B2 JP H0744458B2 JP 1078740 A JP1078740 A JP 1078740A JP 7874089 A JP7874089 A JP 7874089A JP H0744458 B2 JPH0744458 B2 JP H0744458B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電流分割回路に関するものである。より詳細
には、電流比を高精度でデジタル制御しうる電流分割回
路に関するものでる。
には、電流比を高精度でデジタル制御しうる電流分割回
路に関するものでる。
正確な電流制御、例えばフロッピーディスク読取り用磁
気ヘッドへのライト電流制御などのためには、DA変換器
を使用することができる。しかし、このようなDA変換器
は相当複雑な回路構成と大きな電力消費を必要とする場
合が多く、大型化しかつ高価なものになってしまう。特
に電池を電源とした装置には、より低消費電力化が望ま
れ、また装置が普及するにしたがいより経済的な方法も
望まれる。そこで、従来から第４図に例示するようなIC
による電流分割回路が使用されてきた。この回路に含ま
れる一対のトランジスタQ1、Q3のベースには、共通に電
圧VBが印加されており、両ベース電位は等しくされてい
る。第１の電流出力端子14からトランジスタQ1のコレク
タに電流I1が流れ、第２の電流出力端子16からトランジ
スタQ3のコレクタに電流I3が流れる。両トランジスタの
エミッタ電流IEが一緒になってIINを構成し電流入力端
子12へと流れる。両トランジスタのHFEがともに十分大
きくIE≒ICとすると、Q1のベースエミッタ間電圧を
VBE1、Q3のベースエミッタ間電圧をVBE3と表わして、以
下の式が成り立つ。
気ヘッドへのライト電流制御などのためには、DA変換器
を使用することができる。しかし、このようなDA変換器
は相当複雑な回路構成と大きな電力消費を必要とする場
合が多く、大型化しかつ高価なものになってしまう。特
に電池を電源とした装置には、より低消費電力化が望ま
れ、また装置が普及するにしたがいより経済的な方法も
望まれる。そこで、従来から第４図に例示するようなIC
による電流分割回路が使用されてきた。この回路に含ま
れる一対のトランジスタQ1、Q3のベースには、共通に電
圧VBが印加されており、両ベース電位は等しくされてい
る。第１の電流出力端子14からトランジスタQ1のコレク
タに電流I1が流れ、第２の電流出力端子16からトランジ
スタQ3のコレクタに電流I3が流れる。両トランジスタの
エミッタ電流IEが一緒になってIINを構成し電流入力端
子12へと流れる。両トランジスタのHFEがともに十分大
きくIE≒ICとすると、Q1のベースエミッタ間電圧を
VBE1、Q3のベースエミッタ間電圧をVBE3と表わして、以
下の式が成り立つ。
I1RF＋VBE1＝I3RS＋VBE3 （１） また、 I1＋I3＝IIN （２） が成り立つから、（１）、（２）式より、I1、I3を求め
ることができる。
ることができる。
I1＝（IINRS＋VBE3−VBE1）／（RS＋RF） I3＝（IINRF＋VBE1−VBE3）／（RS＋RF） ……（３） 上式に示されるように、I1およびI3を決定するための式
中にVBEに関する項が入ってきてしまい、これはトラン
ジスタの大きさおよび電流に依存する因子なので、分割
比を変化させる場合に制御性が非常に悪くなる。例えば
デジタル信号によって分割比を制御する場合の従来技術
の回路を第５図に示す。制御端子18A、18B…に適正な論
理電圧レベルを与えることによっていずれか１つのトラ
ンジスタQ3をオンして、任意の１つのブロックを選択し
他を休止させることができる。このようにしてI1/I3の
分割比を変化させる場合において、上記（３）式に示す
ようにVBEに関する項があり煩雑性のゆえに、正確な分
割比を出すためには実際上分割比が整数に限定されてし
まい、自由度が非常に低い。また整数比の場合において
も、I1/I3の大きな分割比を得るためには、やはりVBEの
項の存在のために、電流に見合うだけの大きなまたは複
数個のトランジスタを用意しなければならず、経済的な
欠点となる。
中にVBEに関する項が入ってきてしまい、これはトラン
ジスタの大きさおよび電流に依存する因子なので、分割
比を変化させる場合に制御性が非常に悪くなる。例えば
デジタル信号によって分割比を制御する場合の従来技術
の回路を第５図に示す。制御端子18A、18B…に適正な論
理電圧レベルを与えることによっていずれか１つのトラ
ンジスタQ3をオンして、任意の１つのブロックを選択し
他を休止させることができる。このようにしてI1/I3の
分割比を変化させる場合において、上記（３）式に示す
ようにVBEに関する項があり煩雑性のゆえに、正確な分
割比を出すためには実際上分割比が整数に限定されてし
まい、自由度が非常に低い。また整数比の場合において
も、I1/I3の大きな分割比を得るためには、やはりVBEの
項の存在のために、電流に見合うだけの大きなまたは複
数個のトランジスタを用意しなければならず、経済的な
欠点となる。
上述の問題点に鑑み、本発明は、自由度が高くコンパク
トであり、かつ制御性の良い電流分割回路を提供するこ
とを目的としている。
トであり、かつ制御性の良い電流分割回路を提供するこ
とを目的としている。
他の目的は、消費電流が少なくかつ小型化できる、上記
のような電流分割回路を提供することである。
のような電流分割回路を提供することである。
上記目的を達成するために、本発明における電流分割回
路は、 分割すべき電流のための電流入力端子（12）； 第１および第２の電流出力端子（14、16）； 制御端子（18）； コレクタが前記第１の電流出力端子に接続され、エミッ
タが抵抗器（RF）を介して前記電流入力端子へと接続さ
れた第１のトランジスタ（Q1）； コレクタが前記第１のトランジスタのベースに接続され
さらに電流源（17）をへて電圧源（VCC）に接続され、
ベースが前記第１のトランジスタのエミッタに接続さ
れ、エミッタが電流源（19）へと接続された第２のトラ
ンジスタ（Q2）；ならびに 選択可能な複数の電流比決定回路； から構成され、 該複数の電流比決定回路の各々が第３のトランジスタ
（Q3）および第４のトランジスタ（Q4）を含み、前記第
３のトランジスタはコレクタが前記第２の電流出力端子
に接続されエミッタが電流比決定用抵抗器（RS）を介し
て前記電流入力端子へと接続されベースが前記制御端子
に接続され、前記第４のトランジスタはコレクタが前記
電圧源に接続されベースが前記第３のトランジスタのエ
ミッタに接続されエミッタが前記電流源へと接続され
て、前記第２のトランジスタとともに差動対をなし； 前記制御端子によって前記複数の電流比決定回路のうち
所望の１つの回路を選択的に動作可能にしうる； ことを特徴とするものである。
路は、 分割すべき電流のための電流入力端子（12）； 第１および第２の電流出力端子（14、16）； 制御端子（18）； コレクタが前記第１の電流出力端子に接続され、エミッ
タが抵抗器（RF）を介して前記電流入力端子へと接続さ
れた第１のトランジスタ（Q1）； コレクタが前記第１のトランジスタのベースに接続され
さらに電流源（17）をへて電圧源（VCC）に接続され、
ベースが前記第１のトランジスタのエミッタに接続さ
れ、エミッタが電流源（19）へと接続された第２のトラ
ンジスタ（Q2）；ならびに 選択可能な複数の電流比決定回路； から構成され、 該複数の電流比決定回路の各々が第３のトランジスタ
（Q3）および第４のトランジスタ（Q4）を含み、前記第
３のトランジスタはコレクタが前記第２の電流出力端子
に接続されエミッタが電流比決定用抵抗器（RS）を介し
て前記電流入力端子へと接続されベースが前記制御端子
に接続され、前記第４のトランジスタはコレクタが前記
電圧源に接続されベースが前記第３のトランジスタのエ
ミッタに接続されエミッタが前記電流源へと接続され
て、前記第２のトランジスタとともに差動対をなし； 前記制御端子によって前記複数の電流比決定回路のうち
所望の１つの回路を選択的に動作可能にしうる； ことを特徴とするものである。
また本発明の他の特徴に従った電流分割回路は、 分割すべき電流のための電流入力端子（12）； 第１および第２の電流出力端子（14、16）； 制御端子（18）； コレクタが前記第１の電流出力端子（14）に接続され、
エミッタが抵抗器（RF）を介して前記電流入力端子へと
接続された第１のトランジスタ（Q1）； コレクタが前記第１のトランジスタのベースに接続され
さらにカレントミラー回路（20）の出力に接続され、ベ
ースが前記第１のトランジスタのエミッタに接続され、
エミッタが電流源（19）へと接続された第２のトランジ
スタ（Q2）；ならびに 選択可能な複数の電流比決定回路； から構成され、 該複数の電流比決定回路の各々が第３のトランジスタ
（Q3）および第４のトランジスタ（Q4）を含み、前記第
３のトランジスタはコレクタが前記第２の電流出力端子
に接続されエミッタが電流比決定用抵抗器（RS）を介し
て前記電流入力端子へと接続されベースが前記制御端子
に接続され、前記第４のトランジスタはコレクタが前記
カレントミラー回路の入力に接続されベースが前記第３
のトランジスタのエミッタに接続されエミッタが前記電
流源へと接続されて、前記第２のトランジスタとともに
差動対をなし； 前記制御端子によって前記複数の電流比決定回路のうち
所望の１つの回路を選択的に動作可能にしうる； ことを特徴とする。
エミッタが抵抗器（RF）を介して前記電流入力端子へと
接続された第１のトランジスタ（Q1）； コレクタが前記第１のトランジスタのベースに接続され
さらにカレントミラー回路（20）の出力に接続され、ベ
ースが前記第１のトランジスタのエミッタに接続され、
エミッタが電流源（19）へと接続された第２のトランジ
スタ（Q2）；ならびに 選択可能な複数の電流比決定回路； から構成され、 該複数の電流比決定回路の各々が第３のトランジスタ
（Q3）および第４のトランジスタ（Q4）を含み、前記第
３のトランジスタはコレクタが前記第２の電流出力端子
に接続されエミッタが電流比決定用抵抗器（RS）を介し
て前記電流入力端子へと接続されベースが前記制御端子
に接続され、前記第４のトランジスタはコレクタが前記
カレントミラー回路の入力に接続されベースが前記第３
のトランジスタのエミッタに接続されエミッタが前記電
流源へと接続されて、前記第２のトランジスタとともに
差動対をなし； 前記制御端子によって前記複数の電流比決定回路のうち
所望の１つの回路を選択的に動作可能にしうる； ことを特徴とする。
上記のように構成した本発明の電流分割回路において
は、第１および第２のトランジスタQ1、Q2、選択した第
４のトランジスタ、電流源19ならびにRF/RSで負帰還ル
ープを形成して、第１のトランジスタQ1のエミッタと選
択した第３のトランジスタQ3のエミッタとを同電位とす
ることにより、電流比I1/I3をトランジスタに依らず抵
抗器の値のみで決定することができる。
は、第１および第２のトランジスタQ1、Q2、選択した第
４のトランジスタ、電流源19ならびにRF/RSで負帰還ル
ープを形成して、第１のトランジスタQ1のエミッタと選
択した第３のトランジスタQ3のエミッタとを同電位とす
ることにより、電流比I1/I3をトランジスタに依らず抵
抗器の値のみで決定することができる。
以下に本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例である電流分割回路の回路
図を示す。電流分割回路10が、分解すべき電流IINが流
入するための電流入力端子12、第１の電流出力端子14、
第２の電流出力端子16および制御端子18を含んでいる。
npnトランジスタQ1のコレクタが第１の電流出力端子14
に接続され、そこをコレクタ電流I1が流れる。トランジ
スタQ1のエミッタは、npnトランジスタQ2のベースに接
続され、さらに抵抗器RFを介して電流入力端子12へと接
続されている。トランジスタQ2のコレクタは、トランジ
スタQ1のベースに接続され、そこからさらに定電流源17
を通って電圧源VCCに接続されている。定電流源17およ
び電圧源VCCの代わりに、それぞ抵抗器および定電圧源
を用いることができる。トランジスタQ2のエミッタは、
定電流源19を通って接地されている。定電流源19の代わ
りに、抵抗器を用いてもよい。本明細書中、電流源また
は定電流源の語は抵抗器をも含むものとする。
図を示す。電流分割回路10が、分解すべき電流IINが流
入するための電流入力端子12、第１の電流出力端子14、
第２の電流出力端子16および制御端子18を含んでいる。
npnトランジスタQ1のコレクタが第１の電流出力端子14
に接続され、そこをコレクタ電流I1が流れる。トランジ
スタQ1のエミッタは、npnトランジスタQ2のベースに接
続され、さらに抵抗器RFを介して電流入力端子12へと接
続されている。トランジスタQ2のコレクタは、トランジ
スタQ1のベースに接続され、そこからさらに定電流源17
を通って電圧源VCCに接続されている。定電流源17およ
び電圧源VCCの代わりに、それぞ抵抗器および定電圧源
を用いることができる。トランジスタQ2のエミッタは、
定電流源19を通って接地されている。定電流源19の代わ
りに、抵抗器を用いてもよい。本明細書中、電流源また
は定電流源の語は抵抗器をも含むものとする。
破線で囲んだブロック部分Ａ、Ｂ…は、複数の電流比決
定回路を示し、後に述べるように任意の１つの電流比決
定回路を選択することができる。電流比決定回路Ａ、Ｂ
…は、それぞれ、２つのnpnトランジスタQ3A、Q3B…お
よびQ4A、Q4B…を含んでいる。トランジスタQ3のコレク
タは第２の電流出力端子16に接続され、そこをコレクタ
電流I3が流れる。トランジスタQ3のエミッタは、トラン
ジスタQ4のベースに接続され、さらに電流比決定用抵抗
器RSを介して電流入力端子12へと接続されており、トラ
ンジスタQ3はトランジスタQ1と動作対をなしている。各
電流比決定用回路内の抵抗器RSA、RSB…は、それぞれ異
なる抵抗値を有することができる。トランジスタQ4のコ
レクタは、直接、電圧源VCCに接続されている。変形的
には、トランジスタQ4、Q2のコレクタをそれぞれカレン
トミラー回路の入力、出力に接続しても良い。たとえば
第２図に略示するように、トランジスタQ2のコレクタが
カレントミラー回路の一方のトランジスタQ5を介し、ト
ランジスタQ4のコレクタがトランジスタQ6に入力して、
それぞれ定電圧源VCCに接続することができる。カレン
トミラー回路は、第２図の実施例に限定されるわけでは
なく、どのような回路であっても良い。トランジスタQ4
のエミッタは、定電流源19を通って接地されている。ト
ランジスタQ2およびQ4は、差動対をなしている。
定回路を示し、後に述べるように任意の１つの電流比決
定回路を選択することができる。電流比決定回路Ａ、Ｂ
…は、それぞれ、２つのnpnトランジスタQ3A、Q3B…お
よびQ4A、Q4B…を含んでいる。トランジスタQ3のコレク
タは第２の電流出力端子16に接続され、そこをコレクタ
電流I3が流れる。トランジスタQ3のエミッタは、トラン
ジスタQ4のベースに接続され、さらに電流比決定用抵抗
器RSを介して電流入力端子12へと接続されており、トラ
ンジスタQ3はトランジスタQ1と動作対をなしている。各
電流比決定用回路内の抵抗器RSA、RSB…は、それぞれ異
なる抵抗値を有することができる。トランジスタQ4のコ
レクタは、直接、電圧源VCCに接続されている。変形的
には、トランジスタQ4、Q2のコレクタをそれぞれカレン
トミラー回路の入力、出力に接続しても良い。たとえば
第２図に略示するように、トランジスタQ2のコレクタが
カレントミラー回路の一方のトランジスタQ5を介し、ト
ランジスタQ4のコレクタがトランジスタQ6に入力して、
それぞれ定電圧源VCCに接続することができる。カレン
トミラー回路は、第２図の実施例に限定されるわけでは
なく、どのような回路であっても良い。トランジスタQ4
のエミッタは、定電流源19を通って接地されている。ト
ランジスタQ2およびQ4は、差動対をなしている。
トランジスタQ3のベースに接続されている制御端子18
は、高レベル電圧または低レベル電圧をもたらす論理電
圧入力端子であって良い。制御端子18Aを高レベル電圧
にし、他の全制御端子を低レベル電圧とすることにより
トランジスタQ3AおよびQ4Aをオンすることによって、電
流比決定回路Ａを選択することができる。同様にして、
他の制御端子18B、18C…のうちいずれか１つを選択する
ことができる。数ビットのデジタル信号を受け、デコー
ダで１つの選択用信号に変換して、１つの制御端子を選
択できる。
は、高レベル電圧または低レベル電圧をもたらす論理電
圧入力端子であって良い。制御端子18Aを高レベル電圧
にし、他の全制御端子を低レベル電圧とすることにより
トランジスタQ3AおよびQ4Aをオンすることによって、電
流比決定回路Ａを選択することができる。同様にして、
他の制御端子18B、18C…のうちいずれか１つを選択する
ことができる。数ビットのデジタル信号を受け、デコー
ダで１つの選択用信号に変換して、１つの制御端子を選
択できる。
通常、RFにおける電圧降下は、形成される差動対（Q2/Q
4）のオフセット電圧より十分に大きな値とし0.3V程度
である。各トランジスタのコレクタエミッタ間電圧VCE
は飽和を避けるため300mV以上であり、従って電流入出
力端子間の動作電圧は0.6V必要である。上記トランジス
タは全て、npnバイポーラトランジスタとして説明した
が、これに限定されるわけではなく、たとえばpnpトラ
ンジスタまたはFETなどを用いることができる。
4）のオフセット電圧より十分に大きな値とし0.3V程度
である。各トランジスタのコレクタエミッタ間電圧VCE
は飽和を避けるため300mV以上であり、従って電流入出
力端子間の動作電圧は0.6V必要である。上記トランジス
タは全て、npnバイポーラトランジスタとして説明した
が、これに限定されるわけではなく、たとえばpnpトラ
ンジスタまたはFETなどを用いることができる。
以下に第３図を参照しながら動作について説明する。
複数の電流比決定回路Ａ、Ｂ…のうちいずれか１つを選
択した場合において、第１図の電流分割回路と等価な回
路図を第３図に示す。動作の説明を簡単にするために、
電流比決定回路Ａが選択されているとし第１図のQ2、Q4
A、17、19およびVCCを第３図では１つのオペアンプで置
き換えている。
択した場合において、第１図の電流分割回路と等価な回
路図を第３図に示す。動作の説明を簡単にするために、
電流比決定回路Ａが選択されているとし第１図のQ2、Q4
A、17、19およびVCCを第３図では１つのオペアンプで置
き換えている。
すなわち、トランジスタQ1のエミッタがオペアンプの反
転入力に、トランジスタQ3のエミッタが非反転入力に、
それぞれ接続されている。オペアンプの出力はトランジ
スタQ1のベースに接続され、負帰還ループが形成されて
いる。今もし節点Ｅの電位が節点Ｆよりも下がると、オ
ペアンプが動作してトランジスタQ1のベース電位を上げ
る。そのため、節点Ｅの電位が上昇する。反対に、節点
Ｅの電位が節点Ｆよりも高くなると、オペアンプがトラ
ンジスタQ1のベース電位を下げ、Q1をオフ方向に働かせ
る。そのため、節点Ｅの電位が下降する。こうして、節
点Ｅと節点Ｆとは常に同電位に保たれる。従って、第３
図のオペアンプは、次の式を満足するように動作する。
転入力に、トランジスタQ3のエミッタが非反転入力に、
それぞれ接続されている。オペアンプの出力はトランジ
スタQ1のベースに接続され、負帰還ループが形成されて
いる。今もし節点Ｅの電位が節点Ｆよりも下がると、オ
ペアンプが動作してトランジスタQ1のベース電位を上げ
る。そのため、節点Ｅの電位が上昇する。反対に、節点
Ｅの電位が節点Ｆよりも高くなると、オペアンプがトラ
ンジスタQ1のベース電位を下げ、Q1をオフ方向に働かせ
る。そのため、節点Ｅの電位が下降する。こうして、節
点Ｅと節点Ｆとは常に同電位に保たれる。従って、第３
図のオペアンプは、次の式を満足するように動作する。
I1×RF＝I3×RS （４） すなわち、第４図に示すような従来技術においては不可
避であった（３）式の|VBE3−VBE1|の項を排除すること
ができる。（２）式および（４）式より、以下の式が得
られる。
避であった（３）式の|VBE3−VBE1|の項を排除すること
ができる。（２）式および（４）式より、以下の式が得
られる。
I1＝IIN×RS/RS＋RF （５） I3＝IIN×RF/RS＋RF 上式に示すとおり、本発明に従った電流分割回路におけ
る分割比は、VBEに依らず単に抵抗値の比によって決定
される。
る分割比は、VBEに依らず単に抵抗値の比によって決定
される。
本発明は、上述のとおり構成されているので、電流の分
割比をトランジスタの大きさによらず単に抵抗値の比に
よってのみ決定することができ、多大の利益が得られ
る。
割比をトランジスタの大きさによらず単に抵抗値の比に
よってのみ決定することができ、多大の利益が得られ
る。
本発明の回路をICで実現する場合において、抵抗値の精
度を高くとることが容易であり、高精度の電流比が得ら
れる。IC製造プロセス中に、たとえばメタルマスクオプ
ションによって数種の抵抗値RSを自由に高精度で設定で
きる。I1を固定しIINを制御するような応用例において
は、IINを2mA〜15.75mAの範囲内で0.5mAのステップで任
意に選んだ数種の電流値に設定することが可能である。
度を高くとることが容易であり、高精度の電流比が得ら
れる。IC製造プロセス中に、たとえばメタルマスクオプ
ションによって数種の抵抗値RSを自由に高精度で設定で
きる。I1を固定しIINを制御するような応用例において
は、IINを2mA〜15.75mAの範囲内で0.5mAのステップで任
意に選んだ数種の電流値に設定することが可能である。
動作電圧に関しても入出力間の電圧限界は従来のものと
同等であり、不利益はない。
同等であり、不利益はない。
第１図は、本発明の一実施例である電流分解回路の回路
図である。 第２図は、第１図のトランジスタQ2、Q4への供給電圧源
に関し異なる実施例を示す部分的回路図である。 第３図は、第１図の回路の動作を説明するための等価回
路図である。 第４図は、従来の電流分割回路を例示した回路図であ
る。 第５図は、複数の電流比決定回路を備えた従来の電流分
割回路の回路図である。 〔符号の説明〕 10……電流分割回路、12……電流入力端子 14、16……第１および第２の電流出力端子 17……定電流源、VCC……電圧源 18……制御端子、20……カレントミラー回路 Q1……第１のトランジスタ Q2……第２のトランジスタ Q3……第３のトランジスタ Q4……第４のトランジスタ RF……抵抗器、RS……電流比決定用抵抗器
図である。 第２図は、第１図のトランジスタQ2、Q4への供給電圧源
に関し異なる実施例を示す部分的回路図である。 第３図は、第１図の回路の動作を説明するための等価回
路図である。 第４図は、従来の電流分割回路を例示した回路図であ
る。 第５図は、複数の電流比決定回路を備えた従来の電流分
割回路の回路図である。 〔符号の説明〕 10……電流分割回路、12……電流入力端子 14、16……第１および第２の電流出力端子 17……定電流源、VCC……電圧源 18……制御端子、20……カレントミラー回路 Q1……第１のトランジスタ Q2……第２のトランジスタ Q3……第３のトランジスタ Q4……第４のトランジスタ RF……抵抗器、RS……電流比決定用抵抗器
Claims (2)
- 【請求項１】分割すべき電流のための電流入力端子（1
2）； 第１および第２の電流出力端子（14、16）； コレクタが前記第１の電流出力端子（14）に接続され、
エミッタが抵抗器（RF）を介して前記電流入力端子（1
2）へと接続された第１のトランジスタ（Q1）； コレクタが前記第１のトランジスタのベースに接続され
さらに電流源（17）を経て電圧源（VCC）に接続され、
ベースが前記第１のトランジスタのエミッタに接続さ
れ、エミッタが電流源（19）へと接続された第２のトラ
ンジスタ（Q2）；ならびに 選択可能な複数の電流比決定回路； から構成され、 該複数の電流比決定回路の各々が第３のトランジスタ
（Q3）、第４のトランジスタ（Q4）および制御端子（1
8）を含み； 前記第３のトランジスタは、コレクタが前記第２の電流
出力端子（16）に接続され、エミッタが各々異なる抵抗
値を有する電流比決定用抵抗器（RS）を介して前記電流
入力端子（12）へと接続され、ベースが前記制御端子
（18）に接続され； 前記第４のトランジスタは、コレクタが前記電圧源（1
7）に接続され、ベースが前記第３のトランジスタのエ
ミッタに接続され、エミッタが前記電流源（19）へと接
続されて、前記第２のトランジスタとともに差動対をな
し； 前記制御端子（18）によって前記複数の電流比決定回路
のうち所望の１つの回路を選択的に動作可能にして異な
る電流比を達成しうる； ことを特徴とする電流分割回路。 - 【請求項２】分割すべき電流のための電流入力端子（1
2）； 第１および第２の電流出力端子（14、16）； コレクタが前記第１の電流出力端子（14）に接続され、
エミッタが抵抗器（RF）を介して前記電流入力端子（1
2）へと接続された第１のトランジスタ（Q1）； コレクタが前記第１のトランジスタのベースに接続され
さらにカレントミラー回路（20）の出力に接続され、ベ
ースが前記第１のトランジスタのエミッタに接続され、
エミッタが電流源（19）へと接続された第２のトランジ
スタ（Q2）；ならびに 選択可能な複数の電流比決定回路； から構成され、 該複数の電流比決定回路の各々が第３のトランジスタ
（Q3）、第４のトランジスタ（Q4）および制御端子（1
8）を含み； 前記第３のトランジスタは、コレクタが前記第２の電流
出力端子（16）に接続され、エミッタが各々異なる抵抗
値を有する電流比決定用抵抗器（RS）を介して前記電流
入力端子（12）へと接続され、ベースが前記制御端子
（18）に接続され； 前記第４のトランジスタは、コレクタが前記カレントミ
ラー回路（20）の入力に接続され、ベースが前記第３の
トランジスタのエミッタに接続され、エミッタが前記電
流源（19）へと接続されて、前記第２のトランジスタと
ともに差動対をなし； 前記制御端子（18）によって前記複数の電流比決定回路
のうち所望の１つの回路を選択的に動作可能にして異な
る電流比を達成しうる； ことを特徴とする電流分割回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078740A JPH0744458B2 (ja) | 1989-03-31 | 1989-03-31 | 電流分割回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078740A JPH0744458B2 (ja) | 1989-03-31 | 1989-03-31 | 電流分割回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285410A JPH02285410A (ja) | 1990-11-22 |
| JPH0744458B2 true JPH0744458B2 (ja) | 1995-05-15 |
Family
ID=13670285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1078740A Expired - Lifetime JPH0744458B2 (ja) | 1989-03-31 | 1989-03-31 | 電流分割回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744458B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5168910B2 (ja) * | 2007-01-18 | 2013-03-27 | 株式会社リコー | 定電流回路及び定電流回路を使用した発光ダイオード駆動装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099462A (ja) * | 1973-12-28 | 1975-08-07 | ||
| JPS59189421A (ja) * | 1983-04-13 | 1984-10-27 | Nec Corp | 基準電圧回路 |
| JPS60101838U (ja) * | 1983-12-19 | 1985-07-11 | 株式会社アドバンテスト | 高精度ｄａ変換器 |
-
1989
- 1989-03-31 JP JP1078740A patent/JPH0744458B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02285410A (ja) | 1990-11-22 |
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