JP5499944B2 - 定電流回路及び定電流回路を使用した発光ダイオード駆動装置 - Google Patents
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Description
本発明は、定電流回路に関し、特に発光ダイオード（ＬＥＤ）等を駆動するための定電流回路及びその定電流回路を使用した発光ダイオード駆動装置に関する。
表示装置用の発光ダイオードは、一般的に輝度のばらつきを低減させるために定電流で駆動される。発光ダイオードを用途に応じて輝度調整する場合は、定電流回路の電流設定を変えることで調整するが、発光ダイオードの電圧降下は駆動電流に応じて大きく変化する。このため、定電流回路の出力端子をなす出力トランジスタの端子の電圧が大きく変化する。
通常、定電流回路は、ＭＯＳトランジスタのドレイン電極を出力端子とすることから、該出力端子の電圧が大きく変化するとＭＯＳトランジスタのチャネル長変調効果により、出力電流が変動して発光ダイオードの輝度がばらつくという問題があった。
通常、定電流回路は、ＭＯＳトランジスタのドレイン電極を出力端子とすることから、該出力端子の電圧が大きく変化するとＭＯＳトランジスタのチャネル長変調効果により、出力電流が変動して発光ダイオードの輝度がばらつくという問題があった。
このような問題を解決するために、図９のような定電流回路があった。
図９において、ＮＭＯＳトランジスタＭ１１１、Ｍ１１２、Ｍ１４１及びＭ１４２は、低電圧カスコード型カレントミラー回路を形成しており、電流ｉｒｅｆ１をＮＭＯＳトランジスタＭ１１１とＮＭＯＳトランジスタＭ１１２のトランジスタサイズ比で決まる比率で逓倍した出力電流ｉｏｕｔを出力端子ＯＵＴに接続された外部負荷１１０に供給する。誤差増幅回路ＯＰ１０２は、抵抗Ｒ１１１とＮＭＯＳトランジスタＭ１１６との接続部が基準電圧ＶｒｅｆになるようにＮＭＯＳトランジスタＭ１１６を制御し、抵抗Ｒ１１１の抵抗値をｒ１１１とすると、抵抗Ｒ１１１に流れる電流ｉｒｅｆ２は、ｉｒｅｆ２＝Ｖｒｅｆ／ｒ１１１になる。電流ｉｒｅｆ２は、カレントミラー回路を構成するＰＭＯＳトランジスタＭ１１５及びＭ１１４で折り返されて電流ｉｒｅｆ１となる。
図９において、ＮＭＯＳトランジスタＭ１１１、Ｍ１１２、Ｍ１４１及びＭ１４２は、低電圧カスコード型カレントミラー回路を形成しており、電流ｉｒｅｆ１をＮＭＯＳトランジスタＭ１１１とＮＭＯＳトランジスタＭ１１２のトランジスタサイズ比で決まる比率で逓倍した出力電流ｉｏｕｔを出力端子ＯＵＴに接続された外部負荷１１０に供給する。誤差増幅回路ＯＰ１０２は、抵抗Ｒ１１１とＮＭＯＳトランジスタＭ１１６との接続部が基準電圧ＶｒｅｆになるようにＮＭＯＳトランジスタＭ１１６を制御し、抵抗Ｒ１１１の抵抗値をｒ１１１とすると、抵抗Ｒ１１１に流れる電流ｉｒｅｆ２は、ｉｒｅｆ２＝Ｖｒｅｆ／ｒ１１１になる。電流ｉｒｅｆ２は、カレントミラー回路を構成するＰＭＯＳトランジスタＭ１１５及びＭ１１４で折り返されて電流ｉｒｅｆ１となる。
外部負荷１１０に電流を供給する出力回路をなすＮＭＯＳトランジスタＭ１１１，Ｍ１１２，Ｍ１４１，Ｍ１４２は、カスコード型カレントミラー回路を形成しているため、ＮＭＯＳトランジスタＭ１１２のドレイン電圧は、出力端子ＯＵＴの電圧に関係なく常にＮＭＯＳトランジスタＭ１１１のドレイン電圧に等しくなり、出力端子ＯＵＴの電圧変動が出力電流ｉｏｕｔの電流値に及ぼす影響は小さい。
しかし、出力端子ＯＵＴに電流を供給する出力トランジスタが、ＮＭＯＳトランジスタＭ１１２とＭ１４２を直列に接続して構成されると、出力回路を低電圧カスコード型カレントミラー回路で構成しても、出力トランジスタが定電流精度を維持できる飽和領域で動作するために必要な出力端子ＯＵＴの電圧が大きくなってしまう。
しかし、出力端子ＯＵＴに電流を供給する出力トランジスタが、ＮＭＯＳトランジスタＭ１１２とＭ１４２を直列に接続して構成されると、出力回路を低電圧カスコード型カレントミラー回路で構成しても、出力トランジスタが定電流精度を維持できる飽和領域で動作するために必要な出力端子ＯＵＴの電圧が大きくなってしまう。
例えば、ＮＭＯＳトランジスタＭ１１１，Ｍ１１２，Ｍ１４１，Ｍ１４２をトランジスタサイズが等しい同一導電型のトランジスタとし、そのしきい値電圧をＶｔｈｎ、ゲート‐ソース間電圧をＶｇｓ２、オーバードライブ電圧をＶｏｖとすると、ＮＭＯＳトランジスタＭ１１２のドレイン‐ソース間電圧Ｖｄｓ１は、下記（ａ）式のようになる。
Ｖｄｓ１＝Ｖｂｉａｓ−Ｖｇｓ２………………（ａ）
ＮＭＯＳトランジスタＭ１１２が線形領域と飽和領域の境界で動作するようにバイアス電圧ＶｂｉａｓをＶｂｉａｓ＝Ｖｇｓ２＋Ｖｏｖになるように設定すると、前記（ａ）式は下記（ｂ）式のようになる。
Ｖｄｓ１＝Ｖｏｖ………………（ｂ）
Ｖｄｓ１＝Ｖｂｉａｓ−Ｖｇｓ２………………（ａ）
ＮＭＯＳトランジスタＭ１１２が線形領域と飽和領域の境界で動作するようにバイアス電圧ＶｂｉａｓをＶｂｉａｓ＝Ｖｇｓ２＋Ｖｏｖになるように設定すると、前記（ａ）式は下記（ｂ）式のようになる。
Ｖｄｓ１＝Ｖｏｖ………………（ｂ）
ＮＭＯＳトランジスタＭ１４２もＮＭＯＳトランジスタＭ１１２と同様に線形領域と飽和領域の境界で動作すると、ＮＭＯＳトランジスタＭ１４２のドレイン‐ソース間電圧Ｖｄｓ２は、下記（ｃ）式のようになる。
Ｖｄｓ２＝Ｖｏｖ………………（ｃ）
したがって、出力端子ＯＵＴの最小電圧Ｖｏｍｉｎは、下記（ｄ）式のようになる。
Ｖｏｍｉｎ＝Ｖｄｓ１＋Ｖｄｓ２＝２×Ｖｏｖ………………（ｄ）
Ｖｄｓ２＝Ｖｏｖ………………（ｃ）
したがって、出力端子ＯＵＴの最小電圧Ｖｏｍｉｎは、下記（ｄ）式のようになる。
Ｖｏｍｉｎ＝Ｖｄｓ１＋Ｖｄｓ２＝２×Ｖｏｖ………………（ｄ）
一般的なＣＭＯＳプロセスでは、最小電圧Ｖｏｍｉｎは０.６Ｖ〜１.０Ｖになる。出力端子ＯＵＴの電圧が大きいと、定電流回路の出力トランジスタで消費される消費電力が大きくなる。また、発光ダイオードを駆動するために大電流を出力するには、非常に大きなサイズの出力トランジスタを使用することから、出力トランジスタが２つのＭＯＳトランジスタを直列に接続して構成されると、チップ面積が大幅に増加するという問題があった。
更に、ＮＭＯＳトランジスタＭ１４２のドレイン‐ソース間電圧は、出力端子ＯＵＴの電圧によって大きく変動するが、ＮＭＯＳトランジスタＭ１４１のドレイン‐ソース間電圧は、（Ｖｔｈｎ＋Ｖｏｖ）−Ｖｏｖ＝Ｖｔｈｎとなり、ＮＭＯＳトランジスタＭ１４１とＭ１４２は、ドレイン‐ソース間電圧が異なるためゲート‐ソース間電圧も異なる。すなわち、ＮＭＯＳトランジスタＭ１１１とＭ１１２のドレイン‐ソース間電圧が異なることになり、出力電流ｉｏｕｔにシステマティックな誤差が発生する。
更に、ＮＭＯＳトランジスタＭ１４２のドレイン‐ソース間電圧は、出力端子ＯＵＴの電圧によって大きく変動するが、ＮＭＯＳトランジスタＭ１４１のドレイン‐ソース間電圧は、（Ｖｔｈｎ＋Ｖｏｖ）−Ｖｏｖ＝Ｖｔｈｎとなり、ＮＭＯＳトランジスタＭ１４１とＭ１４２は、ドレイン‐ソース間電圧が異なるためゲート‐ソース間電圧も異なる。すなわち、ＮＭＯＳトランジスタＭ１１１とＭ１１２のドレイン‐ソース間電圧が異なることになり、出力電流ｉｏｕｔにシステマティックな誤差が発生する。
このような問題を解決するために、図１０で示すような、定電流回路の出力端子に接続される外部負荷が変化しても、出力電流が変動せず、出力端子電圧が小さい場合でも飽和領域で動作する安定した定電流回路があった（例えば、特許文献１参照。）。
この場合、可変抵抗器Ｒが適切に調整された場合、カスコード型カレントミラー回路を適用しなくてもＮＭＯＳトランジスタＮＴ１とＮＴ２のドレイン‐ソース間電圧が等しくなるため、システマティックな誤差が発生することなく精度良く定電流を出力することができる。
この場合、可変抵抗器Ｒが適切に調整された場合、カスコード型カレントミラー回路を適用しなくてもＮＭＯＳトランジスタＮＴ１とＮＴ２のドレイン‐ソース間電圧が等しくなるため、システマティックな誤差が発生することなく精度良く定電流を出力することができる。
しかし、ＮＭＯＳトランジスタＮＴ２のドレイン電圧は、ＮＭＯＳトランジスタＮＴ２が飽和領域で動作する電圧からＮＭＯＳトランジスタＮＴ２のゲート‐ソース間電圧の範囲でしか調整することができなかった。すなわち、システマティックな誤差を発生させることなく定電流を出力できる出力端子ＯＵＴの電圧Ｖｏの範囲は、ＮＭＯＳトランジスタＮＴ２のしきい値電圧をＶｔｈｎ、オーバードライブ電圧をＶｏｖ２とすると、Ｖｏｖ２≦Ｖｏ≦Ｖｔｈｎ＋Ｖｏｖ２となり、出力端子ＯＵＴの電圧Ｖｏの変動可能な範囲は大幅に制限されるという問題があった。
このような問題を解決するために、図１１で示すような定電流回路があった（例えば、特許文献２参照。）。
図１１では、出力端子電圧をレベルシフトしてカレントミラー回路にフィードバックすることにより、出力電流の精度を維持できる出力端子電圧範囲を拡大することができた。
図１１では、出力端子電圧をレベルシフトしてカレントミラー回路にフィードバックすることにより、出力電流の精度を維持できる出力端子電圧範囲を拡大することができた。
一方、発光ダイオードのアノード端子に供給される電圧が低下して、定電流回路が所定の電流を出力することができなくなると、これを検出して発光ダイオードのアノード端子に供給される電圧を調整する必要がある。
しかし、図１１で示した定電流回路では、出力トランジスタが飽和領域で動作する最低電圧を検出しているため、定電流回路が所定の電流を出力できなくなる前に発光ダイオードのアノード端子に供給される電圧を調整しているため、効率が悪かった。
しかし、図１１で示した定電流回路では、出力トランジスタが飽和領域で動作する最低電圧を検出しているため、定電流回路が所定の電流を出力できなくなる前に発光ダイオードのアノード端子に供給される電圧を調整しているため、効率が悪かった。
本発明は、このような問題を解決するためになされたものであり、高精度な出力電流を出力できる出力端子の動作電圧範囲を大幅に拡大することができると共に、効率を高めることができる定電流回路及び定電流回路を使用した発光ダイオード駆動装置を得ることを目的とする。
この発明に係る定電流回路は、所定の定電流を生成して負荷に供給する定電流回路において、
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
該電圧調整回路部を介して所定の第１定電流を前記第１トランジスタに供給する第１電流源で構成された定電流発生回路部と、
前記電圧調整回路部と該定電流発生回路部との接続部の電圧をレベルシフトさせて前記第１トランジスタ及び第２トランジスタの各ゲートに出力するレベルシフト回路部と、
前記第１トランジスタと前記第２トランジスタの少なくとも一方が線形領域で動作している状態で、前記第１トランジスタと前記第２トランジスタの少なくとも一方が前記第１定電流に比例した電流を出力できなくなったか否かの検出を行う検出回路部と、
を備え、
前記検出回路部は、前記電圧調整回路部と該定電流発生回路部との接続部の電圧と所定の基準電圧との電圧比較を行って前記検出を行うものである。
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
該電圧調整回路部を介して所定の第１定電流を前記第１トランジスタに供給する第１電流源で構成された定電流発生回路部と、
前記電圧調整回路部と該定電流発生回路部との接続部の電圧をレベルシフトさせて前記第１トランジスタ及び第２トランジスタの各ゲートに出力するレベルシフト回路部と、
前記第１トランジスタと前記第２トランジスタの少なくとも一方が線形領域で動作している状態で、前記第１トランジスタと前記第２トランジスタの少なくとも一方が前記第１定電流に比例した電流を出力できなくなったか否かの検出を行う検出回路部と、
を備え、
前記検出回路部は、前記電圧調整回路部と該定電流発生回路部との接続部の電圧と所定の基準電圧との電圧比較を行って前記検出を行うものである。
具体的には、前記検出回路部は、前記第１定電流と同じ電流値の第４定電流を生成して前記第１トランジスタと同一導電型の第６トランジスタに供給し、該第６トランジスタにおける第４定電流が入力される入力端の電圧をレベルシフトさせて該第６トランジスタのゲートに入力して得られた前記第６トランジスタの入力端の電圧を前記基準電圧とするようにした。
また、前記レベルシフト回路部は、
ゲートが前記電圧調整回路部と前記定電流発生回路部との接続部に接続されたＭＯＳトランジスタからなる第３トランジスタと、
該第３トランジスタに所定の第２定電流を供給する第２定電流源と、
を備え、
前記第３トランジスタと前記第２定電流源がソースフォロワ回路を形成し、前記第３トランジスタと前記第２定電流源との接続部が、前記第１トランジスタ及び第２トランジスタの各ゲートに接続されて、前記第３トランジスタのゲート‐ソース間電圧だけ前記電圧調整回路部と前記定電流発生回路部との接続部の電圧をレベルシフトさせるようにした。
ゲートが前記電圧調整回路部と前記定電流発生回路部との接続部に接続されたＭＯＳトランジスタからなる第３トランジスタと、
該第３トランジスタに所定の第２定電流を供給する第２定電流源と、
を備え、
前記第３トランジスタと前記第２定電流源がソースフォロワ回路を形成し、前記第３トランジスタと前記第２定電流源との接続部が、前記第１トランジスタ及び第２トランジスタの各ゲートに接続されて、前記第３トランジスタのゲート‐ソース間電圧だけ前記電圧調整回路部と前記定電流発生回路部との接続部の電圧をレベルシフトさせるようにした。
この場合、前記検出回路部は、
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる前記第６トランジスタと、
前記第４定電流を該第６トランジスタに供給する第４電流源と、
前記第６トランジスタと該第４定電流源との接続部の電圧をレベルシフトさせて前記第６トランジスタのゲートに出力するレベルシフト回路と、
前記第６トランジスタと前記第４定電流源との接続部の電圧である前記基準電圧と、前記電圧調整回路部と前記定電流発生回路部との接続部の電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路と、
を備えるようにした。
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる前記第６トランジスタと、
前記第４定電流を該第６トランジスタに供給する第４電流源と、
前記第６トランジスタと該第４定電流源との接続部の電圧をレベルシフトさせて前記第６トランジスタのゲートに出力するレベルシフト回路と、
前記第６トランジスタと前記第４定電流源との接続部の電圧である前記基準電圧と、前記電圧調整回路部と前記定電流発生回路部との接続部の電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路と、
を備えるようにした。
具体的には、前記レベルシフト回路は、
ゲートが前記第６トランジスタと前記第４定電流源との接続部に接続された前記第３トランジスタと同じ導電型のＭＯＳトランジスタからなる第７トランジスタと、
該第７トランジスタに所定の第５定電流を供給する第５定電流源と、
を備え、
前記第７トランジスタと前記第５定電流源がソースフォロワ回路を形成し、前記第７トランジスタと前記第５定電流源との接続部が、前記第６トランジスタのゲートに接続されて、前記第７トランジスタのゲート‐ソース間電圧だけ前記第７トランジスタと前記第５定電流源との接続部の電圧をレベルシフトさせるようにした。
ゲートが前記第６トランジスタと前記第４定電流源との接続部に接続された前記第３トランジスタと同じ導電型のＭＯＳトランジスタからなる第７トランジスタと、
該第７トランジスタに所定の第５定電流を供給する第５定電流源と、
を備え、
前記第７トランジスタと前記第５定電流源がソースフォロワ回路を形成し、前記第７トランジスタと前記第５定電流源との接続部が、前記第６トランジスタのゲートに接続されて、前記第７トランジスタのゲート‐ソース間電圧だけ前記第７トランジスタと前記第５定電流源との接続部の電圧をレベルシフトさせるようにした。
また、前記第７トランジスタは、電流増幅率が前記第３トランジスタの電流増幅率よりも小さくなるようにしてもよい。
また、前記第７トランジスタは、しきい値が前記第３トランジスタのしきい値よりも大きくなるようにしてもよい。
また、前記第５定電流源は、前記第２定電流よりも大きい電流値をなす前記第５定電流を生成するようにした。
また、前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧と等しくなるように動作制御されるようにした。
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧と等しくなるように動作制御されるようにした。
この場合、前記第１定電流及び第３定電流は、電流比が前記第４トランジスタと第５トランジスタの電流増幅度の比に等しくなるように設定されるようにした。
また、前記第４トランジスタは、前記第１トランジスタと同一導電型で同一サイズのトランジスタであるようにした。
また、前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
前記第２トランジスタのドレイン電圧に所定の電圧を加えた電圧を生成する電圧生成回路と、
一端に該電圧生成回路で生成された電圧が入力され、ゲートが前記第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも前記所定の電圧だけ大きくなるように動作制御されるようにしてもよい。
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
前記第２トランジスタのドレイン電圧に所定の電圧を加えた電圧を生成する電圧生成回路と、
一端に該電圧生成回路で生成された電圧が入力され、ゲートが前記第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも前記所定の電圧だけ大きくなるように動作制御されるようにしてもよい。
また、前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように動作制御されるようにしてもよい。
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように動作制御されるようにしてもよい。
また、前記電圧調整回路部は、
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備え、
前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された誤差増幅回路からなり、前記電圧調整回路は、該誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第４トランジスタからなるようにしてもよい。
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備え、
前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された誤差増幅回路からなり、前記電圧調整回路は、該誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第４トランジスタからなるようにしてもよい。
この場合、前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧と前記第２トランジスタのドレイン電圧が等しくなるように前記第４トランジスタの動作制御を行うようにしてもよい。
また、前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように所定の入力オフセット電圧を有するようにしてもよい。
また、前記電圧調整回路部は、前記第４トランジスタと前記定電流発生回路部との接続部と、前記第４トランジスタのゲートとの間に接続されたコンデンサを備えるようにしてもよい。
また、前記第１トランジスタ、第２トランジスタ、電圧調整回路部、定電流発生回路部、レベルシフト回路部及び検出回路部は、１つのＩＣに集積されるようにしてもよい。
また、この発明に係る発光ダイオード駆動装置は、所定の定電流を生成して発光ダイオードに供給する、前記のいずれかに記載の定電流回路を備えるものである。
本発明の定電流回路及び発光ダイオード駆動装置によれば、第１トランジスタと第２トランジスタの少なくとも一方が線形領域で動作している状態で、第１トランジスタと第２トランジスタの少なくとも一方が第１電流源からの第１定電流に比例した電流を出力できなくなったことを検出する検出回路部を設けたことにより、高精度な出力電流を出力できる出力端子の動作電圧範囲を大幅に拡大することができるため、効率を大幅に高めることができ、極めて高い汎用性を得ることができる。
更に、チップ面積を大幅に削減することができると共に、負荷との接続部の電圧である端子電圧に依存しない高精度な定電流を出力することができ、定電流出力精度を低下させることなく前記端子電圧を小さくして消費電力を大幅に低減させることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流回路の構成例を示したブロック図である。
図１における定電流回路１は、所定の定電流を生成して出力端子ＯＵＴから発光ダイオード等の外部負荷１０に供給するものであり、ＮＭＯＳトランジスタＭ１，Ｍ２、所定の定電流ｉ１を生成して出力する定電流源２、レベルシフト回路３、電圧調整回路４及び検出回路５で構成されている。図１において、外部負荷１０が発光ダイオードであり、定電流回路１が発光ダイオード駆動装置を構成する場合は、発光ダイオードのアノードは電源電圧Ｖｄｄ２に接続され、発光ダイオードのカソードは出力端子ＯＵＴに接続される。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流回路の構成例を示したブロック図である。
図１における定電流回路１は、所定の定電流を生成して出力端子ＯＵＴから発光ダイオード等の外部負荷１０に供給するものであり、ＮＭＯＳトランジスタＭ１，Ｍ２、所定の定電流ｉ１を生成して出力する定電流源２、レベルシフト回路３、電圧調整回路４及び検出回路５で構成されている。図１において、外部負荷１０が発光ダイオードであり、定電流回路１が発光ダイオード駆動装置を構成する場合は、発光ダイオードのアノードは電源電圧Ｖｄｄ２に接続され、発光ダイオードのカソードは出力端子ＯＵＴに接続される。
電源電圧Ｖｄｄ２と出力端子ＯＵＴとの間には外部負荷１０が接続され、ＮＭＯＳトランジスタＭ２のドレインは出力端子ＯＵＴに接続されており、ＮＭＯＳトランジスタＭ１及びＭ２の各ソースはそれぞれ接地電圧に接続されている。ＮＭＯＳトランジスタＭ１とＭ２の各ゲートは接続され、該接続部の電圧はレベルシフト回路３によって制御されている。ＮＭＯＳトランジスタＭ１のドレインには、電源電圧Ｖｄｄ１を電源とする定電流源２から供給された電流が電圧調整回路４を介して入力されている。
電圧調整回路４は、ＮＭＯＳトランジスタＭ２のドレイン電圧に応じてＮＭＯＳトランジスタＭ１のドレイン電圧を調整し、ＮＭＯＳトランジスタＭ１のドレイン電圧がＮＭＯＳトランジスタＭ２のドレイン電圧に等しくなるようにする。
また、レベルシフト回路３は、定電流源２と電圧調整回路４との接続部の電圧を所定の電圧だけレベルシフトさせるようにＮＭＯＳトランジスタＭ１及びＭ２の各ゲート電圧を制御する。すなわち、レベルシフト回路３は、定電流源２と電圧調整回路４との接続部の電圧を所定の電圧だけレベルシフトさせた電圧をＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに出力する。
検出回路５は、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の少なくとも一方が線形領域で動作している状態で、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の少なくとも一方が定電流源２からの定電流ｉ１に比例した電流を出力できなくなったことを検出するものである。
また、レベルシフト回路３は、定電流源２と電圧調整回路４との接続部の電圧を所定の電圧だけレベルシフトさせるようにＮＭＯＳトランジスタＭ１及びＭ２の各ゲート電圧を制御する。すなわち、レベルシフト回路３は、定電流源２と電圧調整回路４との接続部の電圧を所定の電圧だけレベルシフトさせた電圧をＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに出力する。
検出回路５は、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の少なくとも一方が線形領域で動作している状態で、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の少なくとも一方が定電流源２からの定電流ｉ１に比例した電流を出力できなくなったことを検出するものである。
図２は、図１の定電流回路１の回路例を示した図である。
図２において、レベルシフト回路３は、ＮＭＯＳトランジスタＭ１３及び所定の定電流ｉ２を供給する定電流源１１で構成され、電圧調整回路４は、ＮＭＯＳトランジスタＭ１４，Ｍ１５及び所定の定電流ｉ３を供給する定電流源１５で構成されている。また、検出回路５は、ＮＭＯＳトランジスタＭ１６，Ｍ１７、誤差増幅回路ＯＰ１、所定の定電流ｉ４を供給する定電流源１６及び所定の定電流ｉ５を供給する定電流源１７で構成されている。
電源電圧Ｖｄｄ１とＮＭＯＳトランジスタＭ１のドレインとの間には、定電流源２とＮＭＯＳトランジスタＭ１４が直列に接続され、定電流源２とＮＭＯＳトランジスタＭ１４との接続部がＮＭＯＳトランジスタＭ１３のゲートに接続されている。
図２において、レベルシフト回路３は、ＮＭＯＳトランジスタＭ１３及び所定の定電流ｉ２を供給する定電流源１１で構成され、電圧調整回路４は、ＮＭＯＳトランジスタＭ１４，Ｍ１５及び所定の定電流ｉ３を供給する定電流源１５で構成されている。また、検出回路５は、ＮＭＯＳトランジスタＭ１６，Ｍ１７、誤差増幅回路ＯＰ１、所定の定電流ｉ４を供給する定電流源１６及び所定の定電流ｉ５を供給する定電流源１７で構成されている。
電源電圧Ｖｄｄ１とＮＭＯＳトランジスタＭ１のドレインとの間には、定電流源２とＮＭＯＳトランジスタＭ１４が直列に接続され、定電流源２とＮＭＯＳトランジスタＭ１４との接続部がＮＭＯＳトランジスタＭ１３のゲートに接続されている。
また、電源電圧Ｖｄｄ１と接地電圧との間にはＮＭＯＳトランジスタＭ１３と定電流源１１が直列に接続され、ＮＭＯＳトランジスタＭ１３と定電流源１１との接続部はＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに接続されている。また、電源電圧Ｖｄｄ１とＮＭＯＳトランジスタＭ２のドレインとの間には定電流源１５とＮＭＯＳトランジスタＭ１５が直列に接続され、ＮＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ１５のドレインに接続されている。
電源電圧Ｖｄｄ１と接地電圧との間には定電流源１６とＮＭＯＳトランジスタＭ１６が直列に接続され、定電流源１６とＮＭＯＳトランジスタＭ１６との接続部は、ＮＭＯＳトランジスタＭ１７のゲートと誤差増幅回路ＯＰ１の反転入力端にそれぞれ接続されている。また、電源電圧Ｖｄｄ１と接地電圧との間にはＮＭＯＳトランジスタＭ１７と定電流源１７が直列に接続され、ＮＭＯＳトランジスタＭ１７と定電流源１７との接続部はＮＭＯＳトランジスタＭ１６のゲートに接続されている。誤差増幅回路ＯＰ１の非反転入力端は、定電流源２とＮＭＯＳトランジスタＭ１４との接続部に接続されている。
なお、ＮＭＯＳトランジスタＭ１は第１トランジスタを、ＮＭＯＳトランジスタＭ２は第２トランジスタを、定電流源２は第１定電流源を、レベルシフト回路３はレベルシフト回路部を、電圧調整回路４は電圧調整回路部を、検出回路５は検出回路部をそれぞれなす。また、ＮＭＯＳトランジスタＭ１３は第３トランジスタを、ＮＭＯＳトランジスタＭ１４は第４トランジスタを、ＮＭＯＳトランジスタＭ１５は第５トランジスタを、ＮＭＯＳトランジスタＭ１６は第６トランジスタを、ＮＭＯＳトランジスタＭ１７は第７トランジスタをそれぞれなし、定電流源１１は第２定電流源を、定電流源１５は第３定電流源を、定電流源１６は第４定電流源を、定電流源１７は第５定電流源をそれぞれなす。また、誤差増幅回路ＯＰ１は電圧比較回路をなし、定電流回路１は１つのＩＣに集積されるようにしてもよい。
このような構成において、ＮＭＯＳトランジスタＭ１３と定電流源１１は、ソースフォロワ回路を形成しており、定電流源２とＮＭＯＳトランジスタＭ１４との接続部の電圧であるＮＭＯＳトランジスタＭ１４のドレイン電圧をＮＭＯＳトランジスタＭ１３のゲート‐ソース間電圧だけレベルシフトさせた電圧をＮＭＯＳトランジスタＭ１及びＭ２の各ゲートに出力している。
以下、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ１３、Ｍ１４及びＭ１５の各ゲート‐ソース間電圧をそれぞれＶｇｓ１、Ｖｇｓ２、Ｖｇｓ１３、Ｖｇｓ１４及びＶｇｓ１５とし、ＮＭＯＳトランジスタＭ１及びＭ２の各ドレイン‐ソース間電圧をそれぞれＶｄｓ１及びＶｄｓ２とする。
以下、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ１３、Ｍ１４及びＭ１５の各ゲート‐ソース間電圧をそれぞれＶｇｓ１、Ｖｇｓ２、Ｖｇｓ１３、Ｖｇｓ１４及びＶｇｓ１５とし、ＮＭＯＳトランジスタＭ１及びＭ２の各ドレイン‐ソース間電圧をそれぞれＶｄｓ１及びＶｄｓ２とする。
ＮＭＯＳトランジスタＭ１５のソース電圧はＮＭＯＳトランジスタＭ２のドレイン電圧と等しいため、ＮＭＯＳトランジスタＭ１５のゲート電圧Ｖｇ１５は、下記（１）式のようになる。
Ｖｇ１５＝Ｖｄｓ２＋Ｖｇｓ１５………………（１）
Ｖｇ１５＝Ｖｄｓ２＋Ｖｇｓ１５………………（１）
ＮＭＯＳトランジスタＭ１４及びＭ１５の各ゲートは接続されていることから、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１はＮＭＯＳトランジスタＭ１５のゲート電圧Ｖｇ１５からＮＭＯＳトランジスタＭ１４のゲート‐ソース間電圧Ｖｇｓ１４だけ低下した電圧となり、前記（１）式より下記（２）式のようになる。
Ｖｄ１＝Ｖｇ１５−Ｖｇｓ１４
＝（Ｖｄｓ２＋Ｖｇｓ１５）−Ｖｇｓ１４………………（２）
Ｖｄ１＝Ｖｇ１５−Ｖｇｓ１４
＝（Ｖｄｓ２＋Ｖｇｓ１５）−Ｖｇｓ１４………………（２）
ここで、ＮＭＯＳトランジスタＭ１４及びＭ１５を同一導電型でしきい値電圧ＶｔｈｎのＮＭＯＳトランジスタとして、ＮＭＯＳトランジスタＭ１４及びＭ１５の各電流増幅度βをそれぞれβ１４及びβ１５とすると、定電流ｉ１及びｉ３は下記（３）式及び（４）式のようになる。
ｉ１＝β１４×（Ｖｇｓ１４−Ｖｔｈｎ）２………………（３）
ｉ３＝β１５×（Ｖｇｓ１５−Ｖｔｈｎ）２………………（４）
ｉ１＝β１４×（Ｖｇｓ１４−Ｖｔｈｎ）２………………（３）
ｉ３＝β１５×（Ｖｇｓ１５−Ｖｔｈｎ）２………………（４）
このことから、下記（５）式が成り立つ。
ｉ１／ｉ３＝β１４／β１５×（Ｖｇｓ１４−Ｖｔｈｎ）２／（Ｖｇｓ１５−Ｖｔｈｎ）２………………（５）
該（５）式から、下記（６）式が成り立つようにすれば、前記（２）式よりＶｄ１＝Ｖｄ２になる。
ｉ１／β１４＝ｉ３／β１５………………（６）
ｉ１／ｉ３＝β１４／β１５×（Ｖｇｓ１４−Ｖｔｈｎ）２／（Ｖｇｓ１５−Ｖｔｈｎ）２………………（５）
該（５）式から、下記（６）式が成り立つようにすれば、前記（２）式よりＶｄ１＝Ｖｄ２になる。
ｉ１／β１４＝ｉ３／β１５………………（６）
前記（６）式になるようにＮＭＯＳトランジスタＭ１４，Ｍ１５の各トランジスタサイズ及び定電流ｉ１，ｉ３をそれぞれ設定することにより、ＮＭＯＳトランジスタＭ１とＭ２において、ゲート電圧、ドレイン電圧及びソース電圧がそれぞれ等しくなり、λ特性の影響を受けることなく、ＮＭＯＳトランジスタＭ２は、ＮＭＯＳトランジスタＭ１とのトランジスタサイズ比で決まる電流を正確に出力することができる。
また、ＮＭＯＳトランジスタＭ１４のドレイン電圧Ｖｄ１４は、
Ｖｄ１４＝Ｖｇｓ１＋Ｖｇｓ１３
となり、ＮＭＯＳトランジスタＭ１４のドレイン‐ソース間電圧をＶｄｓ１４とすると、
Ｖｄ１＋Ｖｄｓ１４＝Ｖｄ１４＝Ｖｇｓ１＋Ｖｇｓ１３
になり、Ｖｄ１＝Ｖｄ２から下記（７）式が得られる。
Ｖｄｓ１４＝Ｖｇｓ１＋Ｖｇｓ１３−Ｖｄ２………………（７）
Ｖｄ１４＝Ｖｇｓ１＋Ｖｇｓ１３
となり、ＮＭＯＳトランジスタＭ１４のドレイン‐ソース間電圧をＶｄｓ１４とすると、
Ｖｄ１＋Ｖｄｓ１４＝Ｖｄ１４＝Ｖｇｓ１＋Ｖｇｓ１３
になり、Ｖｄ１＝Ｖｄ２から下記（７）式が得られる。
Ｖｄｓ１４＝Ｖｇｓ１＋Ｖｇｓ１３−Ｖｄ２………………（７）
ＮＭＯＳトランジスタＭ１４のオーバードライブ電圧をＶｏｖ１４とすると、ＮＭＯＳトランジスタＭ１４が飽和領域で動作するためには、Ｖｄｓ１４≧Ｖｏｖ１４である必要があることから、前記（７）式より、
Ｖｇｓ１＋Ｖｇｓ１３−Ｖｄ２≧Ｖｏｖ１４
になる。
Ｖｇｓ１＋Ｖｇｓ１３−Ｖｄ２≧Ｖｏｖ１４
になる。
ここで、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ１４は同一導電型で同一サイズであり、ＮＭＯＳトランジスタＭ１のしきい値電圧をＶｔｈｎとしオーバードライブ電圧をＶｏｖ１とすると、
Ｖｔｈｎ＋Ｖｏｖ１＋Ｖｇｓ１３−Ｖｄ２≧Ｖｏｖ１４
となる。
Ｖｏｖ１＝Ｖｏｖ１４であることから、
Ｖｔｈｎ＋Ｖｇｓ１３−Ｖｄ２≧０
Ｖｔｈｎ＋Ｖｇｓ１３≧Ｖｄ２
となる。
Ｖｔｈｎ＋Ｖｏｖ１＋Ｖｇｓ１３−Ｖｄ２≧Ｖｏｖ１４
となる。
Ｖｏｖ１＝Ｖｏｖ１４であることから、
Ｖｔｈｎ＋Ｖｇｓ１３−Ｖｄ２≧０
Ｖｔｈｎ＋Ｖｇｓ１３≧Ｖｄ２
となる。
また、ＮＭＯＳトランジスタＭ１３のしきい値電圧をＶｔｈｎとしオーバードライブ電圧をＶｏｖ１３とすると、
Ｖｔｈｎ＋（Ｖｔｈｎ＋Ｖｏｖ１３）≧Ｖｄ２
となり、下記（８）式が得られる。
Ｖｄｓ２＝Ｖｄ２≦Ｖｔｈｎ×２＋Ｖｏｖ１３………………（８）
しきい値電圧Ｖｔｈｎは製造プロセスで決まるパラメータであり、オーバードライブ電圧Ｖｏｖ１３は、ＮＭＯＳトランジスタＭ１３のトランジスタサイズとＮＭＯＳトランジスタＭ１３を流れる電流ｉ２とで任意に設定することができる。このため、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２の変動に合わせて回路の動作電圧を決定することができる。
Ｖｔｈｎ＋（Ｖｔｈｎ＋Ｖｏｖ１３）≧Ｖｄ２
となり、下記（８）式が得られる。
Ｖｄｓ２＝Ｖｄ２≦Ｖｔｈｎ×２＋Ｖｏｖ１３………………（８）
しきい値電圧Ｖｔｈｎは製造プロセスで決まるパラメータであり、オーバードライブ電圧Ｖｏｖ１３は、ＮＭＯＳトランジスタＭ１３のトランジスタサイズとＮＭＯＳトランジスタＭ１３を流れる電流ｉ２とで任意に設定することができる。このため、ＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２の変動に合わせて回路の動作電圧を決定することができる。
次に、ＮＭＯＳトランジスタＭ２が飽和領域で動作するための最低ドレイン電圧について考える。
ＮＭＯＳトランジスタＭ２が飽和領域で動作するための条件は、ＮＭＯＳトランジスタＭ２のしきい値電圧をＶｔｈｎとし、オーバードライブ電圧をＶｏｖ２とすると、下記（９）式のようになる。
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈｎ＝Ｖｏｖ２………………（９）
このことから、出力端子ＯＵＴの電圧Ｖｏの最低電圧はＶｏｖ２となり、従来と比較して１／２に低下させることができる。
ＮＭＯＳトランジスタＭ２が飽和領域で動作するための条件は、ＮＭＯＳトランジスタＭ２のしきい値電圧をＶｔｈｎとし、オーバードライブ電圧をＶｏｖ２とすると、下記（９）式のようになる。
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈｎ＝Ｖｏｖ２………………（９）
このことから、出力端子ＯＵＴの電圧Ｖｏの最低電圧はＶｏｖ２となり、従来と比較して１／２に低下させることができる。
例えば、Ｖｔｈｎ＝０.８Ｖ、Ｖｏｖ２＝０.３Ｖ、Ｖｏｖ１３＝０.３Ｖとすると、前記（８）式からＮＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ２のドレイン電圧が等しくなるように制御することができる条件は、Ｖｄｓ２≦１.９Ｖになる。また、前記（９）式から、ＮＭＯＳトランジスタＭ２が飽和領域で動作する条件は、Ｖｄｓ２≧０.３Ｖになる。
すなわち、
０.３Ｖ≦Ｖｄｓ２≦１.９Ｖ………………（１０）
の範囲で出力電流精度を維持することができる。
すなわち、
０.３Ｖ≦Ｖｄｓ２≦１.９Ｖ………………（１０）
の範囲で出力電流精度を維持することができる。
ここで、出力端子ＯＵＴの電圧Ｖｏが０.３Ｖよりも低下して、ＮＭＯＳトランジスタＭ２が線形領域に入ると、前記（２）〜（６）式よりＶｄ１＝Ｖｄ２であることから、ＮＭＯＳトランジスタＭ１も線形領域に入る。更に、ＮＭＯＳトランジスタＭ１に定電流ｉ１が流れるようにＮＭＯＳトランジスタＭ１のゲート電圧が制御されるため、ＮＭＯＳトランジスタＭ１が線形領域に入ると、ＮＭＯＳトランジスタＭ１のゲート電圧Ｖｇ１が上昇し、ＮＭＯＳトランジスタＭ１３のゲート電圧も上昇する。このとき、ＮＭＯＳトランジスタＭ１４が飽和領域で動作することは前記（７）式から明らかであり、ＮＭＯＳトランジスタＭ１３が飽和領域で動作し、定電流源２が所定の定電流ｉ１を出力することができれば、ＮＭＯＳトランジスタＭ１及びＭ２はそれぞれ所定の電流を出力することができる。
定電流源２は、図３で示すようにＰＭＯＳトランジスタＭ２１で構成されている。ＰＭＯＳトランジスタＭ２１のゲートには、所定のバイアス電圧Ｖｂ１が入力されていることから、ＰＭＯＳトランジスタＭ２１は、所定の基準電流をなす定電流ｉ１をドレインから出力する。
ＰＭＯＳトランジスタＭ２１が飽和領域で動作するための条件は、ＰＭＯＳトランジスタＭ２１において、ゲート‐ソース間電圧をＶｇｓ２１、ドレイン‐ソース間電圧をＶｄｓ２１、しきい値電圧をＶｔｈｐ、オーバードライブ電圧をＶｏｖ２１とすると、下記（１１）式のようになる。
Ｖｄｓ２１≧Ｖｇｓ２１−Ｖｔｈｐ＝Ｖｏｖ２１………………（１１）
定電流回路１の電源電圧がＶｄｄ１であり、ＮＭＯＳトランジスタＭ１３のゲート電圧をＶｇ１３とすると、前記（１１）式から下記（１２）式が成り立つようにすればよい。
Ｖｄｄ１＋Ｖｏｖ２１≧Ｖｇ１３＝Ｖｇｓ１３＋Ｖｇｓ１……………（１２）
ＰＭＯＳトランジスタＭ２１が飽和領域で動作するための条件は、ＰＭＯＳトランジスタＭ２１において、ゲート‐ソース間電圧をＶｇｓ２１、ドレイン‐ソース間電圧をＶｄｓ２１、しきい値電圧をＶｔｈｐ、オーバードライブ電圧をＶｏｖ２１とすると、下記（１１）式のようになる。
Ｖｄｓ２１≧Ｖｇｓ２１−Ｖｔｈｐ＝Ｖｏｖ２１………………（１１）
定電流回路１の電源電圧がＶｄｄ１であり、ＮＭＯＳトランジスタＭ１３のゲート電圧をＶｇ１３とすると、前記（１１）式から下記（１２）式が成り立つようにすればよい。
Ｖｄｄ１＋Ｖｏｖ２１≧Ｖｇ１３＝Ｖｇｓ１３＋Ｖｇｓ１……………（１２）
次に、検出回路５を構成するＮＭＯＳトランジスタＭ１６，Ｍ１７及び定電流源１６，１７の動作について説明する。
ＮＭＯＳトランジスタＭ１６は、ＮＭＯＳトランジスタＭ１と同一導電型で電流増幅度βも等しいものとする。定電流源１６は、定電流ｉ１と等しい電流を出力し、図３で示したＰＭＯＳトランジスタＭ２１と同一導電型で電流増幅度βも等しいＰＭＯＳトランジスタで構成されているものとする。
ＮＭＯＳトランジスタＭ１６は、ＮＭＯＳトランジスタＭ１と同一導電型で電流増幅度βも等しいものとする。定電流源１６は、定電流ｉ１と等しい電流を出力し、図３で示したＰＭＯＳトランジスタＭ２１と同一導電型で電流増幅度βも等しいＰＭＯＳトランジスタで構成されているものとする。
ＮＭＯＳトランジスタＭ１６のゲート‐ソース間電圧をＶｇｓ１６とし、ＮＭＯＳトランジスタＭ１７のゲート‐ソース間電圧をＶｇｓ１７とすると、ＮＭＯＳトランジスタＭ１７のゲート電圧Ｖｇ１７は、下記のようになる。
Ｖｇ１７＝Ｖｇｓ１７＋Ｖｇｓ１６
定電流源１６は定電流ｉ１と等しい電流を出力し、図３で示したＰＭＯＳトランジスタＭ２１と同一導電型で電流増幅度βも等しいＰＭＯＳトランジスタからなるため、定電流源１６を構成するＰＭＯＳトランジスタが飽和領域で動作するための条件は、下記（１３）式のようになる。
Ｖｄｄ１＋Ｖｏｖ２１≧Ｖｇ１７＝Ｖｇｓ１７＋Ｖｇｓ１６…………（１３）
Ｖｇ１７＝Ｖｇｓ１７＋Ｖｇｓ１６
定電流源１６は定電流ｉ１と等しい電流を出力し、図３で示したＰＭＯＳトランジスタＭ２１と同一導電型で電流増幅度βも等しいＰＭＯＳトランジスタからなるため、定電流源１６を構成するＰＭＯＳトランジスタが飽和領域で動作するための条件は、下記（１３）式のようになる。
Ｖｄｄ１＋Ｖｏｖ２１≧Ｖｇ１７＝Ｖｇｓ１７＋Ｖｇｓ１６…………（１３）
前記（１２）式及び（１３）式から、下記（１４）式を満たすようにすれば、定電流源２が所定の定電流ｉ１を出力することができる。
Ｖｄｄ１＋Ｖｏｖ２１≧Ｖｇｓ１７＋Ｖｇｓ１６≧Ｖｇｓ１３＋Ｖｇｓ１………………（１４）
また、ＮＭＯＳトランジスタＭ１３のドレイン‐ソース間電圧Ｖｄｓ１３が下記（１５）式を満たすことができれば、ＮＭＯＳトランジスタＭ１３が飽和領域で動作する。
Ｖｄｓ１３＝Ｖｄｄ１−Ｖｇｓ１≧Ｖｇｓ１３−Ｖｔｈｎ……………（１５）
Ｖｄｄ１＋Ｖｏｖ２１≧Ｖｇｓ１７＋Ｖｇｓ１６≧Ｖｇｓ１３＋Ｖｇｓ１………………（１４）
また、ＮＭＯＳトランジスタＭ１３のドレイン‐ソース間電圧Ｖｄｓ１３が下記（１５）式を満たすことができれば、ＮＭＯＳトランジスタＭ１３が飽和領域で動作する。
Ｖｄｓ１３＝Ｖｄｄ１−Ｖｇｓ１≧Ｖｇｓ１３−Ｖｔｈｎ……………（１５）
したがって、前記（１４）式及び（１５）式を満たすとき、ＮＭＯＳトランジスタＭ１及びＭ２は所定の電流を出力することができる。
例えば、定電流回路１が、リチウムイオン電池で作動する携帯機器における表示装置用の発光ダイオードを駆動する場合、電源電圧Ｖｄｄ１はリチウムイオン電池の電池電圧になるため、一般的には、リチウムイオン電池の放電カーブから、３.２Ｖ≦Ｖｄｄ１≦４.４Ｖを想定すればよく、前記（１４）式及び（１５）式を考えるためにＶｄｄ１＝３.２Ｖとする。
前記のように、Ｖｔｈｎ＝０.８Ｖであり、Ｖｏｖ２１＝−０.３Ｖ、Ｖｏｖ１６＝０.３Ｖにすると、前記（１４）式の第１辺と第２辺は下記のようになる。
Ｖｄｄ１＋Ｖｏｖ２１＝３.２Ｖ−０.３Ｖ＝２.９Ｖ≧Ｖｇｓ１７＋Ｖｇｓ１６
例えば、定電流回路１が、リチウムイオン電池で作動する携帯機器における表示装置用の発光ダイオードを駆動する場合、電源電圧Ｖｄｄ１はリチウムイオン電池の電池電圧になるため、一般的には、リチウムイオン電池の放電カーブから、３.２Ｖ≦Ｖｄｄ１≦４.４Ｖを想定すればよく、前記（１４）式及び（１５）式を考えるためにＶｄｄ１＝３.２Ｖとする。
前記のように、Ｖｔｈｎ＝０.８Ｖであり、Ｖｏｖ２１＝−０.３Ｖ、Ｖｏｖ１６＝０.３Ｖにすると、前記（１４）式の第１辺と第２辺は下記のようになる。
Ｖｄｄ１＋Ｖｏｖ２１＝３.２Ｖ−０.３Ｖ＝２.９Ｖ≧Ｖｇｓ１７＋Ｖｇｓ１６
Ｖｇｓ１６＝（０.８Ｖ＋０.３Ｖ）＝１.１Ｖであることから、下記のようになる。
Ｖｄｄ１＋Ｖｏｖ２１＝３.２Ｖ−０.３Ｖ＝２．９Ｖ≧Ｖｇｓ１７＋１.１Ｖ
よって、前記（１４）式は、下記（１６）式のようになる。
２.９Ｖ≧Ｖｇｓ１７＋１.１Ｖ≧Ｖｇｓ１３＋Ｖｇｓ１………………（１６）
Ｖｄｄ１＋Ｖｏｖ２１＝３.２Ｖ−０.３Ｖ＝２．９Ｖ≧Ｖｇｓ１７＋１.１Ｖ
よって、前記（１４）式は、下記（１６）式のようになる。
２.９Ｖ≧Ｖｇｓ１７＋１.１Ｖ≧Ｖｇｓ１３＋Ｖｇｓ１………………（１６）
ＮＭＯＳトランジスタＭ１７において、しきい値電圧をＶｔｈｎ１７とし、オーバードライブ電圧をＶｏｖ１７とする。
ここで、例えば製造プロセスを変更するか、又はバックバイアス効果を与えてＮＭＯＳトランジスタＭ１７のしきい値電圧Ｖｔｈｎ１７をＶｔｈｎよりも大きく設定することは容易であり、Ｖｔｈｎ１７＝１.０Ｖ、Ｖｏｖ１７＝０.３Ｖとすると、Ｖｇｓ１７＝Ｖｔｈｎ１７＋Ｖｏｖ１７＝１.０Ｖ＋０.３Ｖ＝１.３Ｖであるから、前記（１６）式は、下記（１７）式のようになる。
２.９Ｖ≧Ｖｇｓ１７＋１.１Ｖ＝２.４Ｖ≧Ｖｇｓ１３＋Ｖｇｓ１………………（１７）
ここで、例えば製造プロセスを変更するか、又はバックバイアス効果を与えてＮＭＯＳトランジスタＭ１７のしきい値電圧Ｖｔｈｎ１７をＶｔｈｎよりも大きく設定することは容易であり、Ｖｔｈｎ１７＝１.０Ｖ、Ｖｏｖ１７＝０.３Ｖとすると、Ｖｇｓ１７＝Ｖｔｈｎ１７＋Ｖｏｖ１７＝１.０Ｖ＋０.３Ｖ＝１.３Ｖであるから、前記（１６）式は、下記（１７）式のようになる。
２.９Ｖ≧Ｖｇｓ１７＋１.１Ｖ＝２.４Ｖ≧Ｖｇｓ１３＋Ｖｇｓ１………………（１７）
また、前記のようにＶｏｖ１３＝０.３Ｖであるため、Ｖｇｓ１３＝Ｖｔｈｎ＋Ｖｏｖ１３＝０.８Ｖ＋０.３Ｖ＝１.１Ｖであることから、前記（１７）式は、
２.９Ｖ≧Ｖｇｓ１７＋１.１Ｖ＝２.４Ｖ≧１.１Ｖ＋Ｖｇｓ１
となり、各辺から１.１Ｖを減算して、下記（１８）式のようになり、該（１８）式の第１辺と第２辺の大小関係は正しいことが分かる。
１.８Ｖ≧１.３Ｖ≧Ｖｇｓ１………………（１８）
２.９Ｖ≧Ｖｇｓ１７＋１.１Ｖ＝２.４Ｖ≧１.１Ｖ＋Ｖｇｓ１
となり、各辺から１.１Ｖを減算して、下記（１８）式のようになり、該（１８）式の第１辺と第２辺の大小関係は正しいことが分かる。
１.８Ｖ≧１.３Ｖ≧Ｖｇｓ１………………（１８）
次に、検出回路５の動作について説明をする。
誤差増幅回路ＯＰ１の各入力端には、定電流源２とＮＭＯＳトランジスタＭ１４との接続部の電圧Ｖｇ１３と、定電流源１６とＮＭＯＳトランジスタＭ１６との接続部の電圧Ｖｇ１７が対応してそれぞれ入力されている。誤差増幅回路ＯＰ１は、電圧Ｖｇ１３が電圧Ｖｇ１７よりも小さいときにローレベルの信号Ｄｏｕｔを出力し、電圧Ｖｇ１３が電圧Ｖｇ１７以上のときにハイレベルの信号Ｄｏｕｔを出力する。
誤差増幅回路ＯＰ１の各入力端には、定電流源２とＮＭＯＳトランジスタＭ１４との接続部の電圧Ｖｇ１３と、定電流源１６とＮＭＯＳトランジスタＭ１６との接続部の電圧Ｖｇ１７が対応してそれぞれ入力されている。誤差増幅回路ＯＰ１は、電圧Ｖｇ１３が電圧Ｖｇ１７よりも小さいときにローレベルの信号Ｄｏｕｔを出力し、電圧Ｖｇ１３が電圧Ｖｇ１７以上のときにハイレベルの信号Ｄｏｕｔを出力する。
すなわち、誤差増幅回路ＯＰ１は、定電流回路１の出力端子ＯＵＴの電圧Ｖｏが十分に大きく所定の電流が出力端子ＯＵＴから出力されているときに、ローレベルの信号Ｄｏｕｔを出力し、出力端子ＯＵＴの電圧Ｖｏが低下してＮＭＯＳトランジスタＭ１及びＭ２が線形領域で動作して電圧Ｖｇ１３が電圧Ｖｇ１７よりも大きくなるとハイレベルの信号Ｄｏｕｔを出力する。このため、該信号Ｄｏｕｔを使用して、例えば外部負荷１０をなす発光ダイオードのアノードの電圧を上昇させることにより、定電流回路１は所定の電流を出力することができる。
一般的に、発光ダイオードのアノードには外部から昇圧型のスイッチングコンバータやチャージポンプ等から電圧が供給されており、前記信号Ｄｏｕｔの信号レベルに応じて、これらの昇圧比を調整することで前記発光ダイオードのアノードの電圧を上昇させることができる。
一般的に、発光ダイオードのアノードには外部から昇圧型のスイッチングコンバータやチャージポンプ等から電圧が供給されており、前記信号Ｄｏｕｔの信号レベルに応じて、これらの昇圧比を調整することで前記発光ダイオードのアノードの電圧を上昇させることができる。
ここで、電圧Ｖｇ１３が電圧Ｖｇ１７よりも小さいときは、前記（１８）式から電圧Ｖｇｓ１は最大１.３Ｖになる。このとき、Ｖｄｓ１３＝Ｖｄｄ１−Ｖｇｓ１＝３.２Ｖ−１.３Ｖ＝１.９Ｖとなり、Ｖｇｓ１３−Ｖｔｈｎ＝Ｖｏｖ１３＝０.３Ｖ〜０.７Ｖになるため、前記（１５）式は、
Ｖｄｓ１３＝１.９Ｖ≧Ｖｇｓ１３−Ｖｔｈｎ＝０.３Ｖ〜０.７Ｖ
となり、大小関係は正しいことが分かる。
Ｖｄｓ１３＝１.９Ｖ≧Ｖｇｓ１３−Ｖｔｈｎ＝０.３Ｖ〜０.７Ｖ
となり、大小関係は正しいことが分かる。
これらのパラメータを使用してシミュレーションした結果を図４に示しており、図４（ａ）〜図４（ｃ）では、横軸は出力端子ＯＵＴの電圧Ｖｏを示している。
図４から分かるように、電圧Ｖｇ１３が電圧Ｖｇ１７よりも大きくなると検出回路５の出力信号Ｄｏｕｔがローレベル（Ｌ）からハイレベル（Ｈ）に反転しており、このときの出力端子ＯＵＴの電圧Ｖｏは０.０５Ｖであり、定電流回路１の出力電流ｉｏｕｔは所定の電流値を出力している。
したがって、前記（１０）式から、定電流回路１の出力電流精度を維持できる条件は、下記（１９）式のようになる。
０.０５Ｖ≦Ｖｄｓ２≦１.９Ｖ………………（１９）
図４から分かるように、電圧Ｖｇ１３が電圧Ｖｇ１７よりも大きくなると検出回路５の出力信号Ｄｏｕｔがローレベル（Ｌ）からハイレベル（Ｈ）に反転しており、このときの出力端子ＯＵＴの電圧Ｖｏは０.０５Ｖであり、定電流回路１の出力電流ｉｏｕｔは所定の電流値を出力している。
したがって、前記（１０）式から、定電流回路１の出力電流精度を維持できる条件は、下記（１９）式のようになる。
０.０５Ｖ≦Ｖｄｓ２≦１.９Ｖ………………（１９）
一方、図１０で示した従来例２では、定電流回路の出力電流精度を維持できる条件は、Ｖｔｈｎ＝０.８Ｖ、Ｖｏｖ＝０.３Ｖであるとすると、Ｖｏ≦１.１Ｖとなり、出力トランジスタが飽和領域で動作できる最小端子電圧は、Ｖｏ≧０．３Ｖとなる。すなわち、下記（２０）式を満たす範囲で出力電流精度を維持することができる。
０.３Ｖ≦Ｖｄｓ２≦１.１Ｖ………………（２０）
０.３Ｖ≦Ｖｄｓ２≦１.１Ｖ………………（２０）
同様に、図１１で示した従来例３では、定電流回路の出力電流精度を維持できる条件は、下記（２１）式のようになる。
０.３Ｖ≦Ｖｄｓ２≦１.９Ｖ………………（２１）
前記（１９）〜（２１）式の条件を考慮した出力電流の特性例を図５に示す。
図５から分かるように、従来例２や従来例３では、出力電流精度を維持できる電圧Ｖｄｓ２の最小値が０.３Ｖであったのに対して、本発明では電圧Ｖｄｓ２の最小値を０.０５Ｖと大幅に小さくすることができる。
０.３Ｖ≦Ｖｄｓ２≦１.９Ｖ………………（２１）
前記（１９）〜（２１）式の条件を考慮した出力電流の特性例を図５に示す。
図５から分かるように、従来例２や従来例３では、出力電流精度を維持できる電圧Ｖｄｓ２の最小値が０.３Ｖであったのに対して、本発明では電圧Ｖｄｓ２の最小値を０.０５Ｖと大幅に小さくすることができる。
また、ＮＭＯＳトランジスタＭ１７において、電流増幅率βをβ１７とするとオーバードライブ電圧Ｖｏｖ１７は、下記のようになる。
Ｖｏｖ１７＝（２×ｉ５／β１７）１／２
ｉ５とβ１７は任意に設定することができるため、Ｖｔｈｎ１７＝０.８Ｖ、Ｖｏｖ１７＝０.５Ｖとすると、
Ｖｇｓ１７＝Ｖｔｈｎ１７＋Ｖｏｖ１７＝０.８Ｖ＋０.５Ｖ＝１.３Ｖ
になり、前記（１６）は、下記（２２）式のようになる。
２.９Ｖ≧Ｖｇｓ１７＋１.１Ｖ＝２.４Ｖ≧Ｖｇｓ１３＋Ｖｇｓ１………………（２２）
前記（２２）式は、前記（１７）式と同様に、前記（１８）式を導出できるため、同様の効果を得ることができる。
Ｖｏｖ１７＝（２×ｉ５／β１７）１／２
ｉ５とβ１７は任意に設定することができるため、Ｖｔｈｎ１７＝０.８Ｖ、Ｖｏｖ１７＝０.５Ｖとすると、
Ｖｇｓ１７＝Ｖｔｈｎ１７＋Ｖｏｖ１７＝０.８Ｖ＋０.５Ｖ＝１.３Ｖ
になり、前記（１６）は、下記（２２）式のようになる。
２.９Ｖ≧Ｖｇｓ１７＋１.１Ｖ＝２.４Ｖ≧Ｖｇｓ１３＋Ｖｇｓ１………………（２２）
前記（２２）式は、前記（１７）式と同様に、前記（１８）式を導出できるため、同様の効果を得ることができる。
このように、本第１の実施の形態における定電流回路は、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の少なくとも一方が線形領域で動作している状態で、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の少なくとも一方が定電流源２からの定電流ｉ１に比例した電流を出力できなくなったことを検出する検出回路５を設けたことにより、高精度な出力電流を出力できる出力端子の動作電圧範囲を大幅に拡大することができると共に、効率を大幅に高めることができる。
更に、従来におけるカスコード素子に相当する図９のＮＭＯＳトランジスタＭ１４１及びＭ１４２が不要になるため、チップ面積を大幅に削減することができ、更に出力端子ＯＵＴの電圧変動によるシステマティックな誤差を発生させることなく高精度な出力電流を出力することができる。また、出力端子ＯＵＴの最低電圧を１／２に低下させて出力トランジスタで消費する電力を１／２に低減させることができると共に、高精度な出力電流を出力できる出力端子の電圧範囲を大幅に広げることができ、極めて高い汎用性を得ることができる。
なお、図２において、定電流源１５及びＮＭＯＳトランジスタＭ１５を削除して誤差増幅回路２７を使用してもよく、この場合、図６で示すように、誤差増幅回路２７の出力端はＮＭＯＳトランジスタＭ１４のゲートに、誤差増幅回路２７の反転入力端はＮＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１との接続部に、誤差増幅回路２７の非反転入力端は出力端子ＯＵＴにそれぞれ接続する。
このようにすることにより、誤差増幅回路２７は、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１とＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２とが等しくなるようにＮＭＯＳトランジスタＭ１４のゲート電圧を制御するため、Ｖｄ１＝Ｖｄ２になる。
このようにすることにより、誤差増幅回路２７は、ＮＭＯＳトランジスタＭ１のドレイン電圧Ｖｄ１とＮＭＯＳトランジスタＭ２のドレイン電圧Ｖｄ２とが等しくなるようにＮＭＯＳトランジスタＭ１４のゲート電圧を制御するため、Ｖｄ１＝Ｖｄ２になる。
このとき、ＮＭＯＳトランジスタＭ１及びＭ２において、ゲート電圧、ドレイン電圧及びソース電圧はそれぞれ等しくなり、λ特性の影響を受けることなくＮＭＯＳトランジスタＭ２はＮＭＯＳトランジスタＭ１とのトランジスタサイズ比で決まる電流を正確に出力することができる。このように、誤差増幅回路２７で構成される負帰還制御により、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の各ドレイン電圧をより正確に等しくすることができる。
また、図２において、回路起動時や定電流ｉ１の電流値を変えた時に、ＮＭＯＳトランジスタＭ１３のゲート電圧が急峻に変動して出力電流ｉｏｕｔにオーバーシュートやアンダーシュートが発生する場合があるが、このような出力電流ｉｏｕｔのオーバーシュートやアンダーシュートの発生を防止するようにしてもよく、この場合、図７で示すように、ＮＭＯＳトランジスタＭ１４のドレイン‐ゲート間にコンデンサＣ１１を追加するようにすればよい。このようにすることにより、前記第１の実施の形態と同様の効果を得ることができると共に、出力電流ｉｏｕｔのオーバーシュートやアンダーシュートの発生を防止することができるため、外部負荷１０に過電流を供給することなく不具合の発生を防止することができる。
なお、図７では、図２の回路構成の場合を例にして示したが、図６の回路構成の場合も同様にすることによって適用することができる。
なお、図７では、図２の回路構成の場合を例にして示したが、図６の回路構成の場合も同様にすることによって適用することができる。
また、図２では、製造ばらつき等によって、ＮＭＯＳトランジスタＭ１のドレイン電圧がＮＭＯＳトランジスタＭ２のドレイン電圧よりも小さくなるように制御された状態でＮＭＯＳトランジスタＭ２のドレイン電圧が低下して、ＮＭＯＳトランジスタＭ１が線形領域で動作してしまうと、ＮＭＯＳトランジスタＭ１に定電流ｉ１を流すためにＮＭＯＳトランジスタＭ１のゲート電圧が大きく上昇してしまう。このとき、ＮＭＯＳトランジスタＭ１のドレイン電圧よりもＮＭＯＳトランジスタＭ２のドレイン電圧が大きくＮＭＯＳトランジスタＭ２が飽和領域で動作していると、設定電流以上の出力電流が出力されるという誤動作が発生する場合があった。
このような誤動作を防止するために、図８で示すように、ＮＭＯＳトランジスタＭ２のドレイン電圧に所定のオフセット電圧Ｖｏｆを加えた電圧をＮＭＯＳトランジスタＭ１５のソースに印加するオフセット電圧生成回路２１を設けるようにしてもよく、これによって、ＮＭＯＳトランジスタＭ１４及びＭ１５のゲート‐ソース間にそれぞれオフセット電圧Ｖｏｆを設けることができる。このため、ＮＭＯＳトランジスタＭ１のドレイン電圧は常にＮＭＯＳトランジスタＭ２のドレイン電圧よりもオフセット電圧Ｖｏｆだけ大きい電圧になるように制御される。
また、図８では、オフセット電圧生成回路２１を設けた場合を例にして示したが、オフセット電圧生成回路２１を設けずに、ＮＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５のトランジスタサイズを変える等して、ＮＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１５の特性を変えることによりオフセット電圧Ｖｏｆを発生させるようにしてもよい。
このようにすることにより、前記第１の実施の形態と同様の効果を得ることができると共に、製造ばらつき等によって、設定電流以上の出力電流が出力されるという誤動作の発生を防止することができる。
このようにすることにより、前記第１の実施の形態と同様の効果を得ることができると共に、製造ばらつき等によって、設定電流以上の出力電流が出力されるという誤動作の発生を防止することができる。
また、図８では、図２の回路構成の場合を例にして示したが、図６の誤差増幅回路２７に入力オフセット電圧を設けることにより図８の場合と同様の効果を得ることができる。また、図８で示した定電流回路は、図７で示した構成の定電流回路に対しても適用することができ、この場合、図８の定電流回路におけるＮＭＯＳトランジスタＭ１４のドレインとゲートとの間に、図７で示したコンデンサＣ１１を設けるようにすればよい。
なお、前記説明において、電源電圧Ｖｄｄ１及びＶｄｄ２は同じ電圧であってもよいし、異なる電圧であってもよい。また、定電流回路１は、電源電圧Ｖｄｄ１を生成する電源回路及び／又は電源電圧Ｖｄｄ２を生成する電源回路と共に１つのＩＣに集積するようにしてもよい。この場合、外部負荷１０を定電流回路１と共に１つのＩＣに集積されるようにしてもよい。
また、前記説明では、出力トランジスタにＮＭＯＳトランジスタを使用した場合を例にして示したが、本発明はこれに限定するものではなく、出力トランジスタにＰＭＯＳトランジスタを使用した場合にも適用することができる。
また、前記説明では、出力トランジスタにＮＭＯＳトランジスタを使用した場合を例にして示したが、本発明はこれに限定するものではなく、出力トランジスタにＰＭＯＳトランジスタを使用した場合にも適用することができる。
１ 定電流回路
２，１１，１５〜１７ 定電流源
３ レベルシフト回路
４ 電圧調整回路
５ 検出回路
１０ 外部負荷
２１ オフセット電圧生成回路
ＯＰ１，２７ 誤差増幅回路
Ｍ１，Ｍ２，Ｍ１３〜Ｍ１７ ＮＭＯＳトランジスタ
Ｍ２１ ＰＭＯＳトランジスタ
Ｃ１１ コンデンサ
２，１１，１５〜１７ 定電流源
３ レベルシフト回路
４ 電圧調整回路
５ 検出回路
１０ 外部負荷
２１ オフセット電圧生成回路
ＯＰ１，２７ 誤差増幅回路
Ｍ１，Ｍ２，Ｍ１３〜Ｍ１７ ＮＭＯＳトランジスタ
Ｍ２１ ＰＭＯＳトランジスタ
Ｃ１１ コンデンサ
Claims (19)
- 所定の定電流を生成して負荷に供給する定電流回路において、
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
該電圧調整回路部を介して所定の第１定電流を前記第１トランジスタに供給する第１電流源で構成された定電流発生回路部と、
前記電圧調整回路部と該定電流発生回路部との接続部の電圧をレベルシフトさせて前記第１トランジスタ及び第２トランジスタの各ゲートに出力するレベルシフト回路部と、
前記第１トランジスタと前記第２トランジスタの少なくとも一方が線形領域で動作している状態で、前記第１トランジスタと前記第２トランジスタの少なくとも一方が前記第１定電流に比例した電流を出力できなくなったか否かの検出を行う検出回路部と、
を備え、
前記検出回路部は、前記電圧調整回路部と該定電流発生回路部との接続部の電圧と所定の基準電圧との電圧比較を行って前記検出を行うことを特徴とする定電流回路。 - 前記検出回路部は、前記第１定電流と同じ電流値の第４定電流を生成して前記第１トランジスタと同一導電型の第６トランジスタに供給し、該第６トランジスタにおける第４定電流が入力される入力端の電圧をレベルシフトさせて該第６トランジスタのゲートに入力して得られた前記第６トランジスタの入力端の電圧を前記基準電圧とすることを特徴とする請求項１記載の定電流回路。
- 前記レベルシフト回路部は、
ゲートが前記電圧調整回路部と前記定電流発生回路部との接続部に接続されたＭＯＳトランジスタからなる第３トランジスタと、
該第３トランジスタに所定の第２定電流を供給する第２定電流源と、
を備え、
前記第３トランジスタと前記第２定電流源がソースフォロワ回路を形成し、前記第３トランジスタと前記第２定電流源との接続部が、前記第１トランジスタ及び第２トランジスタの各ゲートに接続されて、前記第３トランジスタのゲート‐ソース間電圧だけ前記電圧調整回路部と前記定電流発生回路部との接続部の電圧をレベルシフトさせることを特徴とする請求項１又は２記載の定電流回路。 - 前記検出回路部は、
ゲートに入力された制御信号に応じた電流を流すＭＯＳトランジスタからなる前記第６トランジスタと、
前記第４定電流を該第６トランジスタに供給する第４電流源と、
前記第６トランジスタと該第４定電流源との接続部の電圧をレベルシフトさせて前記第６トランジスタのゲートに出力するレベルシフト回路と、
前記第６トランジスタと前記第４定電流源との接続部の電圧である前記基準電圧と、前記電圧調整回路部と前記定電流発生回路部との接続部の電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路と、
を備えることを特徴とする請求項３記載の定電流回路。 - 前記レベルシフト回路は、
ゲートが前記第６トランジスタと前記第４定電流源との接続部に接続された前記第３トランジスタと同じ導電型のＭＯＳトランジスタからなる第７トランジスタと、
該第７トランジスタに所定の第５定電流を供給する第５定電流源と、
を備え、
前記第７トランジスタと前記第５定電流源がソースフォロワ回路を形成し、前記第７トランジスタと前記第５定電流源との接続部が、前記第６トランジスタのゲートに接続されて、前記第７トランジスタのゲート‐ソース間電圧だけ前記第７トランジスタと前記第５定電流源との接続部の電圧をレベルシフトさせることを特徴とする請求項４記載の定電流回路。 - 前記第７トランジスタは、電流増幅率が前記第３トランジスタの電流増幅率よりも小さいことを特徴とする請求項５記載の定電流回路。
- 前記第７トランジスタは、しきい値が前記第３トランジスタのしきい値よりも大きいことを特徴とする請求項５記載の定電流回路。
- 前記第５定電流源は、前記第２定電流よりも大きい電流値をなす前記第５定電流を生成することを特徴とする請求項５、６又は７記載の定電流回路。
- 前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧と等しくなるように動作制御されることを特徴とする請求項１、２、３、４、５、６、７又は８記載の定電流回路。 - 前記第１定電流及び第３定電流は、電流比が前記第４トランジスタと第５トランジスタの電流増幅度の比に等しくなるように設定されることを特徴とする請求項９記載の定電流回路。
- 前記第４トランジスタは、前記第１トランジスタと同一導電型で同一サイズのトランジスタであることを特徴とする請求項９又は１０記載の定電流回路。
- 前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
前記第２トランジスタのドレイン電圧に所定の電圧を加えた電圧を生成する電圧生成回路と、
一端に該電圧生成回路で生成された電圧が入力され、ゲートが前記第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも前記所定の電圧だけ大きくなるように動作制御されることを特徴とする請求項１、２、３、４、５、６、７又は８記載の定電流回路。 - 前記電圧調整回路部は、
前記定電流発生回路部と前記第１トランジスタとの間に接続されたＭＯＳトランジスタからなる第４トランジスタと、
一端が前記第２トランジスタのドレインに接続され、ゲートが該第４トランジスタのゲートに接続された、前記第４トランジスタと同一導電型のＭＯＳトランジスタからなる第５トランジスタと、
該第５トランジスタの他端に所定の第３定電流を供給する第３定電流源と、
を備え、
前記第４トランジスタと前記第５トランジスタの各ゲートの接続部が、前記第３定電流源と前記第５トランジスタとの接続部に接続され、前記第４トランジスタは、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように動作制御されることを特徴とする請求項１、２、３、４、５、６、７又は８記載の定電流回路。 - 前記電圧調整回路部は、
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備え、
前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された誤差増幅回路からなり、前記電圧調整回路は、該誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第４トランジスタからなること特徴とする請求項１、２、３、４、５、６、７又は８記載の定電流回路。 - 前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧と前記第２トランジスタのドレイン電圧が等しくなるように前記第４トランジスタの動作制御を行うことを特徴とする請求項１４記載の定電流回路。
- 前記第４トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記誤差増幅回路は、前記第１トランジスタのドレイン電圧が前記第２トランジスタのドレイン電圧よりも所定の電圧だけ大きくなるように所定の入力オフセット電圧を有することを特徴とする請求項１４記載の定電流回路。
- 前記電圧調整回路部は、前記第４トランジスタと前記定電流発生回路部との接続部と、前記第４トランジスタのゲートとの間に接続されたコンデンサを備えることを特徴とする請求項９、１０、１１、１２、１３、１４、１５又は１６記載の定電流回路。
- 前記第１トランジスタ、第２トランジスタ、電圧調整回路部、定電流発生回路部、レベルシフト回路部及び検出回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６又は１７記載の定電流回路。
- 所定の定電流を生成して発光ダイオードに供給する、請求項１から請求項１８のいずれかに記載の定電流回路を備えることを特徴とする発光ダイオード駆動装置。
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