JP2011150640A - 電源用集積回路 - Google Patents
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Abstract
【課題】外付け素子を使用する場合に、内蔵素子を制御する機能部分を確実に停止させることができる電源用集積回路を提供する。
【解決手段】電源回路IC41の無効化部42は、外付けされたNPNトランジスタ5を使用する場合に、機能選択部4において内蔵素子制御部3A側を選択させる機能部分を無効化するように動作する。具体的には、機能選択部4が、入力電源電圧が第1閾値電圧Vth1を超えると、外付け素子制御部2を機能させる信号を出力するコンパレータ14と、入力電源電圧が閾値Vth1未満に設定される閾値電圧Vth2を超えると内蔵素子制御部3Aを機能させる信号を出力するコンパレータ23とで構成される場合、無効化部42は、入力電源電圧が閾値Vth3を超えると、内蔵素子制御部3Aを機能させる信号をコンパレータ23に優先して出力する。
【選択図】図1
【解決手段】電源回路IC41の無効化部42は、外付けされたNPNトランジスタ5を使用する場合に、機能選択部4において内蔵素子制御部3A側を選択させる機能部分を無効化するように動作する。具体的には、機能選択部4が、入力電源電圧が第1閾値電圧Vth1を超えると、外付け素子制御部2を機能させる信号を出力するコンパレータ14と、入力電源電圧が閾値Vth1未満に設定される閾値電圧Vth2を超えると内蔵素子制御部3Aを機能させる信号を出力するコンパレータ23とで構成される場合、無効化部42は、入力電源電圧が閾値Vth3を超えると、内蔵素子制御部3Aを機能させる信号をコンパレータ23に優先して出力する。
【選択図】図1
Description
本発明は、入力端子に与えられる電源電圧を降圧して出力する電源用集積回路に関する。
入力される電源電圧を降圧して出力するいわゆるシリーズレギュレータタイプの電源回路であって集積回路として構成されるものは、一般に降圧制御用のトランジスタを内蔵している。しかし、出力電流定格がより大きな負荷が接続された場合にも対応できるように、電流容量がより大きい降圧制御用のトランジスタを外付けして使用可能としたものがある(例えば特許文献1参照)。
したがって、そのような集積回路では、内蔵トランジスタ,外付けトランジスタの何れを制御対象とするかを選択する機能がある。例えば特許文献1では、外付けトランジスタが実装されたことを検知して、制御対象を自動的に外付けトランジスタ側に切り換える構成が開示されている(図16参照)。
したがって、そのような集積回路では、内蔵トランジスタ,外付けトランジスタの何れを制御対象とするかを選択する機能がある。例えば特許文献1では、外付けトランジスタが実装されたことを検知して、制御対象を自動的に外付けトランジスタ側に切り換える構成が開示されている(図16参照)。
ここで、図7は、特許文献1の図16に開示されている電源用集積回路と同様に、内蔵トランジスタ,外付けトランジスタを使用するものについて、それらのトランジスタを、それぞれ異なるアンプで制御するように構成した回路の一例を示す。
電源回路IC1は、外付け素子制御部2と、内蔵素子制御部3と、内蔵素子制御部3を機能させる機能選択部4とで構成されている。電源回路1は、外部端子(1)〜(5)を有しており、外部端子(3)には、外付けされるPNPトランジスタ5のベースが接続され、外部端子(2)にはPNPトランジスタ5のエミッタが、外部端子(4)には、PNPトランジスタ5のコレクタがコンデンサ6を介して接続されている。外部端子(1)には入力側として電源(例えば車両に搭載されるバッテリ)が接続され、外部端子(1),(2)間には電流制限用の抵抗素子7が接続されている。
電源回路IC1は、外付け素子制御部2と、内蔵素子制御部3と、内蔵素子制御部3を機能させる機能選択部4とで構成されている。電源回路1は、外部端子(1)〜(5)を有しており、外部端子(3)には、外付けされるPNPトランジスタ5のベースが接続され、外部端子(2)にはPNPトランジスタ5のエミッタが、外部端子(4)には、PNPトランジスタ5のコレクタがコンデンサ6を介して接続されている。外部端子(1)には入力側として電源(例えば車両に搭載されるバッテリ)が接続され、外部端子(1),(2)間には電流制限用の抵抗素子7が接続されている。
外部端子(5)には、PNPトランジスタ5のコレクタが直接接続されており、また、電源平滑用のコンデンサ8がグランドとの間に外付けで接続されている。また、外部端子(5)は、電源回路1の内部で抵抗素子9及び10を介してグランドに接続されており、抵抗素子9及び10の共通接続点は、外付け素子制御部2を構成するアンプ11の反転入力端子に接続されている。アンプ11の非反転入力端子には、出力電源電圧を制御するための基準電圧VRefが与えられており、アンプ11の出力端子は、NPNトランジスタ12のベースに接続されている。NPNトランジスタ12のコレクタは外部端子(3)に接続され、エミッタは抵抗素子13を介してグランドに接続されている。
機能選択部4は、コンパレータ14(Comp1)を備えており、コンパレータ14の反転入力端子は外部端子(2)に接続され、非反転入力端子には、閾値電圧Vth1が与えられている。また、外部端子(2)は抵抗素子15を介してグランドに接続されている。コンパレータ14の出力端子は、アンプ11の制御端子に接続されており、アンプ11は、制御端子がハイレベルの場合に機能するように構成されている。
一方、内蔵素子制御部3は、内蔵素子であるPチャネルMOSFET16を駆動制御するもので、PチャネルMOSFET16のソースは外部端子(1)に接続され、ドレインは外部端子(5)に接続されている。アンプ11と同様に、アンプ17の反転入力端子は抵抗素子9及び10の共通接続点に接続され、非反転入力端子には基準電圧VRefが与えられている。そして、アンプ17の出力端子はPチャネルMOSFET16のゲートに接続されている。
一方、内蔵素子制御部3は、内蔵素子であるPチャネルMOSFET16を駆動制御するもので、PチャネルMOSFET16のソースは外部端子(1)に接続され、ドレインは外部端子(5)に接続されている。アンプ11と同様に、アンプ17の反転入力端子は抵抗素子9及び10の共通接続点に接続され、非反転入力端子には基準電圧VRefが与えられている。そして、アンプ17の出力端子はPチャネルMOSFET16のゲートに接続されている。
PチャネルMOSFET16には、並列に電流検出用のPチャネルMOSFET18(ドレイン電流比が小さく設定されている)が接続されているが、PチャネルMOSFET18のソースは、抵抗素子19を介してPチャネルMOSFET16のソースに接続されている。そして、PチャネルMOSFET18のゲートも、アンプ17の出力端子に接続され、ソースは、コンパレータ20(Comp2)の非反転入力端子に接続されている。コンパレータ20の反転入力端子は、抵抗素子21を介して外部端子(1)に接続されていると共に、定電流源22を介してグランドに接続されている。コンパレータ20は過電流検出用のコンパレータであり、その出力端子は、アンプ17の制御端子に接続されている。
また、機能選択部4はコンパレータ23(Comp3)を備えており、コンパレータ23の非反転入力端子には閾値電圧Vth2が与えられ、反転入力端子は外部端子(2)に接続されている。そして、コンパレータ23の出力端子は、内蔵素子制御部3のアンプ17におけるもう1つの制御端子に接続されている。コンパレータ23は、反転入力端子の電位が閾値電圧Vth2未満である場合に、アンプ17の機能を有効化するハイレベル信号を出力する。
尚、PNPトランジスタ5を使用する場合に、PNPトランジスタ5を介して過電流が流れると、抵抗素子7による電圧降下が大きくなることで、外付け素子制御部2のコンパレータ14の出力レベルはロウに転じる。すなわち、機能選択部4のコンパレータ14は、過電流検出機能も備えている。
尚、PNPトランジスタ5を使用する場合に、PNPトランジスタ5を介して過電流が流れると、抵抗素子7による電圧降下が大きくなることで、外付け素子制御部2のコンパレータ14の出力レベルはロウに転じる。すなわち、機能選択部4のコンパレータ14は、過電流検出機能も備えている。
図8は、電源回路1の内蔵素子、PチャネルMOSFET16を使用する場合の接続状態を示しており、外部端子(2)は、抵抗素子24を介してプルダウンされている。閾値電圧Vth1,Vth2は、例えばそれぞれ3.85V,2.5Vに設定されており、3.85V以上が外付け素子制御部2が機能する電圧領域に設定されている。そして、閾値電圧Vth2は、閾値電圧Vth1未満の任意の値として設定されている。
また図9は、PチャネルMOSFET16を使用する場合に、外部端子(1)に与えられる電源電圧に応じて、電源回路1の外部端子(5)より出力される電源電圧の変化を示している。この場合、外部端子(2)がプルダウンされているため、コンパレータ14は常時ロウレベル,コンパレータ23は常時ハイレベルを出力するので、外付け素子制御部2のアンプ11は動作せず、内蔵素子制御部3のアンプ17が動作して、PチャネルMOSFET16を制御する。この時、外部端子(5)より出力される電源電圧は、閾値電圧Vth1に達する以前に定常化して例えば1.5V程度となる。
尚、内蔵素子制御部3のコンパレータ20は、外部端子(1)に与えられる入力電源電圧より、定電流源22が流す電流で抵抗素子21に生じる電圧降下分を減じたものが過電流判定の基準電圧として与えられている。そして、PチャネルMOSFET16を介して過電流が流れると、その過電流に比例した電流がPチャネルMOSFET18を介して流れることでソース電位が低下するので、コンパレータ20はハイレベル信号を出力するようになっている。
図10は、アンプ17の内部構成を、定電流部と出力段部のみ概略的に示したものである。定電流部25では、グランド側のNPNトランジスタ26に並列にNチャネルMOSFET27が接続されており、NチャネルMOSFET27のゲートにNOTゲート28を介してハイレベル信号(コンパレータ23の出力信号の反転)が与えられると、アンプ17内部の定電流の供給が停止して、アンプ17の出力レベルはロウになる。
また、出力段部29では、出力端子OUTとグランドとの間に、抵抗素子30及びPNPトランジスタ31の直列回路が接続されており、電源とPNPトランジスタ31のベースとの間には、NPNトランジスタ32が接続されている。そして、NPNトランジスタ32のベースにNOTゲート33を介してハイレベル信号(コンパレータ20の出力信号の反転)が与えられると、NPNトランジス32がオンする。この時、出力端子OUTは上記ベースと同じ電位(ハイレベル)になる。
尚、アンプ11側については、制御端子が1つしかないが、コンパレータ14の出力信号により制御されるのは、上記定電流部25に相当する部分である。
尚、アンプ11側については、制御端子が1つしかないが、コンパレータ14の出力信号により制御されるのは、上記定電流部25に相当する部分である。
ところで、図7に示す電源回路1では、外付け素子であるPNPトランジスタ5を使用する場合に、図11に示すように、入力電源電圧が0Vから次第に上昇して行く過程で、電圧が閾値Vth2を超えるまでの間にコンパレータ23の出力信号がハイレベルとなるため内蔵素子制御部3が一瞬動作してしまい、その後に外付け素子制御部2が動作するという問題があった。このような問題は、特許文献1の図16に示す回路においても同様に発生する。
本発明は上記事情に鑑みてなされたものであり、その目的は、集積回路に外付けさる素子と内蔵素子との双方が使用可能に構成されるものにおいて、外付け素子を使用する場合に、内蔵素子を制御する機能部分を確実に停止させることができる電源用集積回路を提供することにある。
請求項1記載の電源用集積回路によれば、無効化部は、外付けされた降圧用制御素子を使用する場合に、選択部において内蔵素子制御回路側を選択させる機能部分を無効化するように動作する。したがって、入力側に供給される電源電圧が上昇する過程において、内蔵素子制御回路側を無用に動作させることを確実に防止できる。
請求項2記載の電源用集積回路によれば、選択部が、入力電源電圧が第1閾値電圧を超えると外付け素子制御部を機能させ外付け素子側選択部と、入力電源電圧が第1閾値未満に設定される第2閾値電圧を下回る場合に内蔵素子制御部を機能させる内蔵素子側選択部とで構成される場合に、無効化部は、入力電源電圧が、第1閾値よりも低く且つ第2閾値よりも高く設定される第3閾値を超えると、内蔵素子制御部を機能させる信号を内蔵素子側選択部に優先して出力する。したがって、外付け素子制御部を機能させる場合は、内蔵素子制御部の機能を無効化部によって確実に無効化することができる。また、内蔵素子制御部を機能させる場合は、入力電源電圧が第3閾値を超える領域で、無効化部の作用により内蔵素子制御部を優先的に機能させることができる。
(第1実施例)
以下、第1実施例について図1ないし図4を参照して説明する。尚、図7と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例の電源回路IC(電源用集積回路)41は、図7に示す電源回路IC1に無効化部42を追加して構成されている。無効化部42は、コンパレータ43(Comp4)を備えており、電源回路IC41の外部端子(6)を介して供給される電源とグランドとの間には、抵抗素子44及び45の直列回路が接続され、それらの共通接続点はコンパレータ43の非反転入力端子に接続されている。コンパレータ43の反転入力端子には閾値電圧Vth3が与えられており、その閾値電圧Vth3(第3閾値電圧)のレベルは、閾値電圧Vth1,Vth2(第1,第2閾値電圧)の間,例えば3.8V程度に設定されている。
以下、第1実施例について図1ないし図4を参照して説明する。尚、図7と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例の電源回路IC(電源用集積回路)41は、図7に示す電源回路IC1に無効化部42を追加して構成されている。無効化部42は、コンパレータ43(Comp4)を備えており、電源回路IC41の外部端子(6)を介して供給される電源とグランドとの間には、抵抗素子44及び45の直列回路が接続され、それらの共通接続点はコンパレータ43の非反転入力端子に接続されている。コンパレータ43の反転入力端子には閾値電圧Vth3が与えられており、その閾値電圧Vth3(第3閾値電圧)のレベルは、閾値電圧Vth1,Vth2(第1,第2閾値電圧)の間,例えば3.8V程度に設定されている。
コンパレータ43の出力端子は、内蔵素子制御部3Aにおいて、アンプ17に替えて配置されているアンプ46の制御端子に接続されている。図2は、アンプ46における定電流部47部分の構成を示すもので、NPNトランジスタ26のエミッタとグランドとの間には、NチャネルMOSFET48が接続されており、NチャネルMOSFET48のゲートには、NOTゲート49を介してコンパレータ43の出力端子が接続されている。斯様に構成されることで、コンパレータ23の出力信号と、コンパレータ43の出力信号とはOR条件でアンプ46に作用する。すなわちアンプ46の制御端子入力は3つであり、コンパレータ23,43の何れか一方の出力信号がロウレベルになれば、アンプ46の定電流部47の動作は停止する。
次に、本実施例の作用について図3及び図4を参照して説明する。図3は、電源回路IC41が内蔵素子であるPチャネルMOSFET16を制御する場合の動作(図9相当図)である。この場合は、電源回路IC1と同様に外部端子(2)がプルダウンされるので、コンパレータ14(外付け素子選択部),コンパレータ23(内蔵素子選択部:Comp3)の動作は従来と同様である。
しかし、コンパレータ43(Comp4)の非反転入力端子には入力電源電圧の分圧電位が与えられているので、(入力電源電圧<Vth3)の範囲では、コンパレータ43の出力信号がロウレベルとなることで、アンプ46(Amp2)の動作は停止する。したがって、内蔵素子制御部3Aの動作は、上記電圧範囲において無効化される。そして、(入力電源電圧>Vth3)の範囲では、コンパレータ43の出力信号がハイレベルとなってアンプ46が動作するので、内蔵素子制御部3Aの機能はアクティブとなる。
しかし、コンパレータ43(Comp4)の非反転入力端子には入力電源電圧の分圧電位が与えられているので、(入力電源電圧<Vth3)の範囲では、コンパレータ43の出力信号がロウレベルとなることで、アンプ46(Amp2)の動作は停止する。したがって、内蔵素子制御部3Aの動作は、上記電圧範囲において無効化される。そして、(入力電源電圧>Vth3)の範囲では、コンパレータ43の出力信号がハイレベルとなってアンプ46が動作するので、内蔵素子制御部3Aの機能はアクティブとなる。
また、図4は、電源回路IC41が外付け素子であるPNPトランジスタ5を制御する場合の動作(図11相当図)である。この場合のコンパレータ14(Comp1),23の動作は従来と同様であり、コンパレータ43の動作は図3と同様である。その結果、(入力電源電圧<Vth3)の範囲では、コンパレータ43の出力信号がロウレベルであるから、上記と同様にアンプ46の動作は停止する。
そして、(Vth3<入力電源電圧<Vth1)の範囲では、コンパレータ23の出力信号によりアンプ46の動作は停止し(Vth1<入力電源電圧においても同状態を継続)、内蔵素子制御部3Aの機能は停止する。(Vth1<入力電源電圧)の範囲では、コンパレータ14の出力信号がハイレベルとなってアンプ11(Amp1)が動作するので、外付け素子制御部2の機能はアクティブとなる。
そして、(Vth3<入力電源電圧<Vth1)の範囲では、コンパレータ23の出力信号によりアンプ46の動作は停止し(Vth1<入力電源電圧においても同状態を継続)、内蔵素子制御部3Aの機能は停止する。(Vth1<入力電源電圧)の範囲では、コンパレータ14の出力信号がハイレベルとなってアンプ11(Amp1)が動作するので、外付け素子制御部2の機能はアクティブとなる。
以上のように本実施例によれば、電源回路IC41の無効化部42は、外付けされたPNPトランジスタ5を使用する場合に、機能選択部4において内蔵素子制御部3A側を選択させる機能部分を無効化するように動作するので、入力電源電圧が上昇する過程で内蔵素子制御回路3Aを無用に動作させることを確実に防止できる。具体的には、機能選択部4が、入力電源電圧が第1閾値電圧Vth1を超えると外付け素子制御部2を機能させる信号を出力するコンパレータ14と、入力電源電圧が閾値Vth1未満に設定される閾値電圧Vth2未満である場合に内蔵素子制御部3Aを機能させる信号を出力するコンパレータ23とで構成される場合、無効化部42のコンパレータ43は、入力電源電圧が閾値Vth3を超えると、内蔵素子制御部3Aを機能させる信号をコンパレータ23に優先して出力する。
したがって、外付け素子制御部2を機能させる場合は、内蔵素子制御部3Aの機能を無効化部42によって確実に無効化することができる。また、内蔵素子制御部3Aを機能させる場合は、入力電源電圧が閾値Vth3を超える領域で、無効化部42の作用により内蔵素子制御部3Aを優先的に機能させることができる。
したがって、外付け素子制御部2を機能させる場合は、内蔵素子制御部3Aの機能を無効化部42によって確実に無効化することができる。また、内蔵素子制御部3Aを機能させる場合は、入力電源電圧が閾値Vth3を超える領域で、無効化部42の作用により内蔵素子制御部3Aを優先的に機能させることができる。
(第2実施例)
図5及び図6は第2実施例であり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例は、第1実施例の電源回路IC41により外付けのPNPトランジスタ5を使用する場合に、外部端子(6),(1)の間にスイッチング(SW)電源回路49を挿入する。すなわち、電源回路IC41がPNPトランジスタ5を制御して降圧制御を行う前段において、スイッチング電源回路49により予め1段階降圧しておくようにする。
図5及び図6は第2実施例であり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例は、第1実施例の電源回路IC41により外付けのPNPトランジスタ5を使用する場合に、外部端子(6),(1)の間にスイッチング(SW)電源回路49を挿入する。すなわち、電源回路IC41がPNPトランジスタ5を制御して降圧制御を行う前段において、スイッチング電源回路49により予め1段階降圧しておくようにする。
すなわち、電源回路IC41の負荷である例えばマイクロコンピュータの消費電流が大きい場合、第1実施例のように、車両のバッテリ電源を直接電源回路IC41によって降圧しようとすると、電源回路IC41の発熱が大きくなることが想定される。そのような場合に、予めスイッチング電源回路49により電源電圧を降圧し、その後電源回路IC41により降圧するように2段階で行うようにすれば、電源回路IC41の発熱を低減できる。
図6には、この場合に外部端子(1)より出力される降圧電源を示すが、例えば14V程度のバッテリ電源が、スイッチング電源回路49を介すことで4Vに降圧されて外部端子(1)に供給される。尚、内蔵のPチャネルMOSFET16を使用する場合も、同様の出力となる。
図6には、この場合に外部端子(1)より出力される降圧電源を示すが、例えば14V程度のバッテリ電源が、スイッチング電源回路49を介すことで4Vに降圧されて外部端子(1)に供給される。尚、内蔵のPチャネルMOSFET16を使用する場合も、同様の出力となる。
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
電源電圧や各閾値電圧の具体数値は一例であり、本願発明に適合する範囲で個別の設計に応じて適宜変更して実施すれば良い。
コンパレータ43の出力端子をコンパレータ14の出力端子に接続することで、外付け素子制御部2側についても無効化部42をOR条件で作用させても良い。この場合、外付け素子制御部2側のフェイルセーフレベルを向上させることができる。またこの場合、コンパレータ43の出力段が2系統に分かれたデュアル出力端子構成となっている場合は、2つの出力端子の一方をアンプ46側に接続し、他方をアンプ11側に接続しても良い。
外付けの降圧用制御素子をMOSFETとし、内蔵の降圧用制御素子をバイポーラトランジスタとしても良い。
過電流検出機能は、必要に応じて設ければ良い。
電源電圧や各閾値電圧の具体数値は一例であり、本願発明に適合する範囲で個別の設計に応じて適宜変更して実施すれば良い。
コンパレータ43の出力端子をコンパレータ14の出力端子に接続することで、外付け素子制御部2側についても無効化部42をOR条件で作用させても良い。この場合、外付け素子制御部2側のフェイルセーフレベルを向上させることができる。またこの場合、コンパレータ43の出力段が2系統に分かれたデュアル出力端子構成となっている場合は、2つの出力端子の一方をアンプ46側に接続し、他方をアンプ11側に接続しても良い。
外付けの降圧用制御素子をMOSFETとし、内蔵の降圧用制御素子をバイポーラトランジスタとしても良い。
過電流検出機能は、必要に応じて設ければ良い。
図面中、2は外付け素子制御部、3Aは内蔵素子制御部、4は機能選択部、5はPNPトランジスタ(降圧用制御素子)、14はコンパレータ(外付け素子選択部)、16はPチャネルMOSFET(降圧用制御素子)、23はコンパレータ(内蔵素子選択部)、41は電源回路IC(電源用集積回路)、42は無効化部、43はコンパレータを示す。
Claims (2)
- 入力端子に与えられる電源電圧を降圧して出力する電源用集積回路において、
内蔵される降圧制御用素子と、
この降圧制御用素子を介して出力される電圧を基準電圧と比較することで、当該降圧用制御素子を制御する内蔵素子制御部と、
降圧用制御素子が外付けされた場合に、前記降圧用制御素子を介して出力される電圧を基準電圧と比較することで、当該降圧用制御素子を制御する外付け素子制御部と、
入力条件に応じて、前記内蔵素子制御回路と前記外付け素子制御回路との何れか一方を機能させるように選択する選択部と、
前記外付けされた降圧用制御素子を使用する場合に、前記選択部において前記内蔵素子制御回路側を選択させる機能部分を無効化する無効化部とを備えたことを特徴とする電源用集積回路。 - 前記選択部は、
入力電源電圧を第1閾値と比較し、前記入力電源電圧が前記第1閾値電圧を超えると、前記外付け素子制御部を機能させる信号を出力する外付け素子側選択部と、
前記入力電源電圧を、前記第1閾値よりも低い値に設定される第2閾値と比較し、前記入力電源電圧が前記第2閾値電圧未満である場合に前記内蔵素子制御部を機能させる信号を出力する内蔵素子側選択部とで構成され、
前記内蔵素子制御部を機能させる場合に、前記外付け素子側選択部並びに内蔵素子側選択部に前記入力電源電圧が与えられる端子はロウレベルに固定され、
前記無効化部は、前記入力電源電圧を、前記第1閾値よりも低く且つ前記第2閾値よりも高く設定される第3閾値と比較し、前記入力電源電圧が前記第3閾値電圧を超えると、内蔵素子制御部を機能させる信号を、前記内蔵素子側選択部に優先して出力するように構成されていることを特徴とする請求項1記載の電源用集積回路。
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Cited By (1)
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JP2019135610A (ja) * | 2018-02-05 | 2019-08-15 | エイブリック株式会社 | 過電流制限回路、過電流制限方法及び電源回路 |
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2010
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---|---|---|---|---|
JP2019135610A (ja) * | 2018-02-05 | 2019-08-15 | エイブリック株式会社 | 過電流制限回路、過電流制限方法及び電源回路 |
JP7008523B2 (ja) | 2018-02-05 | 2022-01-25 | エイブリック株式会社 | 過電流制限回路、過電流制限方法及び電源回路 |
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