KR20190095097A - 과전류 제한 회로, 과전류 제한 방법 및 전원 회로 - Google Patents

과전류 제한 회로, 과전류 제한 방법 및 전원 회로 Download PDF

Info

Publication number
KR20190095097A
KR20190095097A KR1020180172492A KR20180172492A KR20190095097A KR 20190095097 A KR20190095097 A KR 20190095097A KR 1020180172492 A KR1020180172492 A KR 1020180172492A KR 20180172492 A KR20180172492 A KR 20180172492A KR 20190095097 A KR20190095097 A KR 20190095097A
Authority
KR
South Korea
Prior art keywords
voltage
output
power supply
transistor
circuit
Prior art date
Application number
KR1020180172492A
Other languages
English (en)
Inventor
츠토무 도미오카
Original Assignee
에이블릭 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이블릭 가부시키가이샤 filed Critical 에이블릭 가부시키가이샤
Publication of KR20190095097A publication Critical patent/KR20190095097A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
    • G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H02M1/325—Means for protecting converters other than automatic disconnection with means for allowing continuous operation despite a fault, i.e. fault tolerant converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Emergency Protection Circuit Devices (AREA)

Abstract

전원 회로의 출력단 트랜지스터의 출력 전류를 소정의 제한 전류값 이하로 하는 제어를 실시하는 과전류 제한 회로이고, 제한 전류값을 전원 전압의 전압값에 대응한 전류값으로 하는 제한 전압을 생성하는 제한 전압 생성부와, 입력 단자가 출력단 트랜지스터의 게이트와 접속되고, 출력 단자로부터 상기 입력 단자에 입력되는 전압을 레벨 시프트하여 출력하는 소스 팔로워와, 제한 전압과 소스 팔로워가 출력하는 전압의 차분을 증폭하는 오차 증폭 회로와, 게이트에 오차 증폭 회로가 출력하는 전압이 인가되고, 출력단 트랜지스터의 게이트에 인가되는 게이트 전압을 제어하는 게이트 전압 조정 트랜지스터를 구비한다.

Description

과전류 제한 회로, 과전류 제한 방법 및 전원 회로 {OVERCURRENT LIMITATION CIRCUIT, OVERCURRENT LIMITATION METHOD AND POWER SOURCE CIRCUIT}
본 발명은, 과전류 제한 회로, 과전류 제한 방법 및 전원 회로에 관한 것이다.
정전압 전원 회로는, 부하 변동 등에 의해 출력 전류가 변화된 경우에도, 일정 전압을 안정적으로 공급한다.
그러나, 부하 변동이 크고 정격값을 초과한 전류가 흐르는 경우, 예를 들어 지락 (地絡) 한 경우 등에는, 과전류에 의해 발생한 열에 의한 전원의 출력단의 트랜지스터인 출력단 트랜지스터의 손상을 방지할 필요가 있다.
그 때문에, 정전압 전원 회로에는, 출력의 최대 전류가 정격값으로서 규정된 상한값을 넘지 않도록 제한하는 과전류 제한 회로가 필요하게 된다 (예를 들어, 특허문헌 1 을 참조).
도 8 에 나타내는 바와 같이, 상기 서술한 특허문헌 1 에 있어서는, 출력 단자 (102) 가 지락했을 때에 출력단 트랜지스터 (105) 의 게이트 전압 (V1) 의 저하를 억제함으로써, 출력단 트랜지스터 (105) 에 흐르는 과전류를 제한하는 과전류 제한 회로가 형성되어 있다. 이 과전류 제한 회로는, 출력단 트랜지스터 (105) 에 흐르는 과전류를 제한하는 제한 전압 (V3) 을, 출력 전압 (Vout) 혹은 귀환 전압 (VFB) 에 기초하여 조정하고, 출력 단자 (102) 의 지락의 단계에 따라, 출력단 트랜지스터 (105) 에 흐르는 과전류를 억제하고 있다. 출력단 트랜지스터 (105) 는 p 채널형의 MOS 트랜지스터이고, 트랜지스터 (M1) 내지 트랜지스터 (M6) 의 각각은 n 채널형의 MOS 트랜지스터이다.
도 8 에 있어서, 정전류원 (110) 의 전류를 흘리는 트랜지스터 (M4) 와 트랜지스터 (M1, M2 및 M3) 는 커런트 미러 회로를 구성한다. 트랜지스터 (M5) 가 온 상태이면, 트랜지스터 (M2) 에도 전류가 흐르고, 저항 (113) 에 흐르는 전류는 트랜지스터 (M1 및 M2) 의 각각의 드레인 전류의 합계가 된다. 또, 트랜지스터 (M5) 및 트랜지스터 (M6) 가 온 상태이면, 트랜지스터 (M2 및 M3) 에도 전류가 흐르고, 저항 (113) 에 흐르는 전류는 트랜지스터 (M1, M2 및 M3) 의 각각의 드레인 전류의 합계가 된다. 이와 같이, 트랜지스터 (M5 및 M6) 를 제어함으로써, 저항 (113) 에 흐르는 전류를 다단 (多段) 으로 제어하고 있다.
출력 전압 (Vout) 이 저하되었을 때, 귀환 전압 (VFB) 이 트랜지스터 (M6) 의 임계값 전압을 밑돌면, 트랜지스터 (M6) 가 오프되고, 트랜지스터 (M3) 에 전류가 흐르지 않게 되고, 저항 (113) 에 흐르는 전류가 저하된다. 또, 출력 전압 (Vout) 이 저하되고, 출력 전압 (Vout) 이 트랜지스터 (M5) 의 임계값 전압을 밑돌면, 트랜지스터 (M5) 가 오프되고, 트랜지스터 (M2) 에 전류가 흐르지 않게 되고, 저항 (113) 에 흐르는 전류가 저하된다. 지락 등에 의해, 출력 전압 (Vout) 이 「0」V 에 가까워지면, 저항 (113) 에 흐르는 전류는, 트랜지스터 (M1) 의 드레인 전류만이 되고, 제한 전압 (V3) 은 상승한다.
그리고, 전압 (V2) 이 이 제한 전압 (V3) 에 추종함으로써, 출력단 트랜지스터 (105) 의 게이트 전압 (V1) 의 저하를 억제하고, 출력단 트랜지스터 (105) 의 전류 제한을 실시하고 있다.
일본 공개특허공보 2009-48362호
그러나, 상기 서술한 특허문헌 1 의 과전류 제한 회로는, 출력 전압 (Vout) 의 저하에 기초하여 출력 전류의 제어를 실시하므로, 전원 전압 (VDD) 이 높은 경우, 출력단 트랜지스터 (105) 에 있어서의 전력 손실에 의한 발열을 효과적으로 억제할 수 없다.
본 발명은, 이와 같은 사정을 감안하여 이루어진 것으로, 전원 전압이 높은 경우에 있어서도, 지락 등에 의해 출력단 트랜지스터에 대전류가 흘렀을 때에, 출력단 트랜지스터에 흐르는 전류를 효과적으로 제한하고, 출력단 트랜지스터의 발열을 억제할 수 있는 과전류 제한 회로, 과전류 제한 방법 및 전원 회로를 제공하는 것을 목적으로 한다.
본 발명의 과전류 제한 회로는, 전원 회로의 출력단 트랜지스터에 흐르는 출력 전류를 소정의 제한 전류값 이하로 하는 제어를 실시하는 과전류 제한 회로이고, 상기 제한 전류값을, 전원 전압의 전압값에 대응한 전류값으로 하는 제한 전압을 생성하는 제한 전압 생성부와, 입력 단자가 상기 출력단 트랜지스터의 게이트와 접속되고, 출력 단자로부터 상기 입력 단자에 입력되는 전압을 레벨 시프트하여 출력하는 소스 팔로워와, 상기 제한 전압과 상기 소스 팔로워가 출력하는 전압의 차분을 증폭하는 오차 증폭 회로와, 게이트에 대해 상기 오차 증폭 회로로부터 출력되는 전압이 인가되고, 상기 출력단 트랜지스터의 게이트에 대해 인가되는 게이트 전압을 제어하는 게이트 전압 조정 트랜지스터를 구비하는 것을 특징으로 한다.
이 발명에 의하면, 전원 전압이 높은 경우에 있어서도, 지락 등에 의해 출력단 트랜지스터에 대전류가 흘렀을 때에, 출력단 트랜지스터에 흐르는 전류를 효과적으로 억제할 수 있는 과전류 제한 회로, 과전류 제한 방법 및 전원 회로를 제공할 수 있다.
도 1 은 본 발명의 제 1 실시형태에 의한 과전류 제한 회로를 사용한 전원 회로인 볼티지 레귤레이터를 나타내는 개략 블록도이다.
도 2 는 본 발명의 제 1 실시형태에 의한 과전류 제한 회로에 있어서의 가변 저항의 구체예를 나타내는 회로도이다.
도 3 은 본 발명의 제 2 실시형태에 의한 과전류 제한 회로에 있어서의 제한 전압 생성부를 나타내는 개략 블록도이다.
도 4 는 본 발명의 제 2 실시형태에 의한 과전류 제한 회로에 있어서의 가변 정전류원의 구체예를 나타내는 회로도이다.
도 5 는 제 1 및 제 2 실시형태에 있어서의 제한 전압 제어부의 구체예를 나타내는 회로도이다.
도 6 은 제 1 실시형태에 있어서의 제한 전압 제어부의 구체예를 나타내는 회로도이다.
도 7 은 제 2 실시형태에 있어서의 제한 전압 제어부의 구체예를 나타내는 회로도이다.
도 8 은 종래의 과전류 제한 회로를 설명하기 위한 볼티지 레귤레이터의 개략 블록도이다.
＜제 1 실시형태＞
이하, 도면을 참조하여, 본 발명의 제 1 실시형태에 대해 설명한다. 도 1 은, 본 발명의 제 1 실시형태에 의한 과전류 제한 회로를 사용한 전원 회로인 볼티지 레귤레이터를 나타내는 개략 블록도이다.
이 개략 블록도에 있어서, 볼티지 레귤레이터 (1) 는, 전압 출력 회로 (100) 및 과전류 제한 회로 (200) 의 각각을 구비하고 있다.
전압 출력 회로 (100) 는, 출력 단자 (102) 로부터 미리 설정되는 소정의 전압값의 출력 전압 (Vout) 을 출력하는 회로이고, 기준 전압원 (103), 오차 증폭 회로 (104), 출력단 트랜지스터 (105), 저항 (106) 및 저항 (107) 의 각각을 구비하고 있다.
과전류 제한 회로 (200) 는, 전류 검출 트랜지스터 (108), 저항 (109), 오차 증폭 회로 (114), 게이트 전압 조정 트랜지스터 (115) 및 제한 전압 생성부 (250) 의 각각을 구비하고 있다.
제한 전압 생성부 (250) 는, 출력단 트랜지스터 (105) 에 흐르는 전류를 제한하는 제한 전압 (V3) (후술) 을 생성하는 회로이고, 정전류원 (110), 커런트 미러 회로 (118), 가변 저항 (119) 및 제한 전압 제어부 (120) 를 구비하고 있다.
커런트 미러 회로 (118) 는, 트랜지스터 (117) 및 트랜지스터 (116) 의 각각을 구비하고 있다.
출력단 트랜지스터 (105) 는, p 채널형의 MOS 트랜지스터이고, 소스 (S) 가 전원에 접속되고, 게이트 (G) 가 오차 증폭 회로 (104) 의 출력 단자에 접속점 (P1) 을 통하여 접속되고, 드레인 (D) 이 저항 (106) 의 일단 및 출력 단자 (102) 에 접속되어 있다.
오차 증폭 회로 (104) 는, － 측 입력 단자가 기준 전압원 (103) 을 통하여 접지되고, ＋ 측 입력 단자가 접속점 (P4) 에 접속되어 있다.
저항 (106) 은, 타단이 접속점 (P4) 에 접속되어 있다.
저항 (107) 은, 저항 (106) 과 직렬로 접속되어 있고, 일단이 접속점 (P4) 에 접속되고, 타단이 접지되어 있다. 이 접속점 (P4) 의 전압은, 출력 전압 (Vout) 과, 저항 (106) 및 저항 (107) 의 저항비에 대응한 귀환 전압 (VFB) 이 된다.
오차 증폭 회로 (114) 는, ＋ 측 입력 단자가 접속점 (P2) 에 접속되고, － 측 입력 단자가 접속점 (P3) 에 접속되고, 출력 단자가 게이트 전압 조정 트랜지스터 (115) 의 게이트 (G) 에 접속되어 있다.
저항 (109) 은, 전류 전압 변환부로서 기능하고, 일단이 전원에 접속되고, 타단이 접속점 (P2) 에 접속되어 있다.
전류 검출 트랜지스터 (108) 는, p 채널형의 MOS 트랜지스터이고, 소스 (S) 가 접속점 (P2) 에 접속되고, 게이트 (G) 가 오차 증폭 회로 (104) 의 출력 단자에 접속되고, 드레인 (D) 이 출력 단자 (102) 에 접속되어 있다. 전류 검출 트랜지스터 (108) 와 저항 (109) 은, 소스 팔로워를 구성한다.
게이트 전압 조정 트랜지스터 (115) 는, p 채널형의 MOS 트랜지스터이고, 소스 (S) 가 전원에 접속되고, 드레인 (D) 이 접속점 (P1) 에 접속되어 있다.
가변 저항 (119) 은, 전류 전압 변환부로서 기능하고, 일단이 전원에 접속되고, 타단이 접속점 (P3) 에 접속되고, 제어 단자가 제한 전압 제어부 (120) 의 출력 단자에 접속되어 있다.
제한 전압 제어부 (120) 는, 입력 단자가 전원에 접속되고, 접지 단자가 접지되고, 전원 전압 (VDD) 의 전압값에 따른 전압 레벨의 제어 신호를 출력 단자로부터 출력한다. 여기서, 제한 전압 제어부 (120) 의 제어 신호는, 전원 전압 (VDD) 의 전압값이 높아지면 가변 저항 (119) 의 저항값을 작게 한다.
트랜지스터 (117) 는, n 채널형의 MOS 트랜지스터이고, 드레인 (D) 이 접속점 (P3) 에 접속되고, 소스 (S) 가 접지되고, 게이트 (G) 가 트랜지스터 (116) 의 게이트 (G) 에 접속되어 있다.
트랜지스터 (116) 는, n 채널형의 MOS 트랜지스터이고, 드레인 (D) 및 게이트 (G) 의 각각이 정전류원 (110) 을 통하여 전원에 접속되고, 소스 (S) 가 접지되어 있다.
이하, 제 1 실시형태에 의한 과전류 제한 회로를 사용한 전원 회로인 볼티지 레귤레이터의 동작의 설명을 실시한다.
오차 증폭 회로 (104) 는, － 측 입력 단자에 공급되는 기준 전압 (Vref) 과, ＋ 측 입력 단자에 공급되는 귀환 전압 (VFB) 의 차분을 증폭하고, 제어 신호를 출력단 트랜지스터 (105) 의 게이트 (G) 에 출력한다.
출력단 트랜지스터 (105) 는, 오차 증폭 회로 (104) 로부터의 제어 신호에 대응한 출력 전압을, 출력 단자 (102) 에 대해 출력한다. 따라서, 기준 전압 (Vref) 과 귀환 전압 (VFB) 이 동일해지고, 결과적으로 출력 전압 (Vout) 은 일정해지도록 제어된다.
전류 검출 트랜지스터 (108) 와 저항 (109) 은, 소스 팔로워를 구성하므로, 접속점 (P1) 의 전압 (V1) 을 레벨 시프트한 전압 (V2) 을 생성한다.
오차 증폭 회로 (114) 는, － 측 입력 단자에 공급되는 제한 전압 (V3) 과, ＋ 측 입력 단자에 공급되는 전압 (V2) 의 차분을 증폭하고, 게이트 전압 조정 트랜지스터 (115) 의 게이트 (G) 에 출력한다. 상기 제한 전압 (V3) 은, 제한 전압 생성부 (250) 가 전원 전압 (VDD) 의 전압값에 대응하고, 출력단 트랜지스터 (105) 로부터 출력되는 전류를 제한하기 위해 생성하는 전압 (후술) 이다.
게이트 전압 조정 트랜지스터 (115) 는, 출력단 트랜지스터 (105) 및 전류 검출 트랜지스터 (108) 의 각각의 게이트 (G) 에 인가되는 전압, 즉, 접속점 (P1) 의 전압 (V1) 을, 오차 증폭 회로 (114) 로부터의 제어 신호에 의해 제어한다.
전류 검출 트랜지스터 (108) 는, 게이트 (G) 에 인가된 전압 (V1) 에 따른 드레인 전류를 저항 (109) 에 의해 흘리고, 접속점 (P2) 에 전압 (V2) 을 발생시킨다. 이 전압 (V2) 은, 이하의 (1) 식에 의해 나타낸다.
V2 = V1 ＋ ｜VTH108｜ …(1)
상기 (1) 식에 있어서, VTH108 은, 전류 검출 트랜지스터 (108) 의 임계값 전압이다.
다음으로, 제한 전압 생성부 (250) 에 있어서의 제한 전압 (V3) 의 생성에 대해 설명한다.
정전류원 (110) 에 흐르는 전류는, 커런트 미러 회로 (118) 를 통하여 가변 저항 (119) 에 흐르는 전류를 규정한다. 여기서, 트랜지스터 (116) 와 트랜지스터 (117) 의 어스펙트비가 동일, 즉, 트랜지스터 (117) 의 드레인 전류와 트랜지스터 (116) 의 드레인 전류는 동일하다고 한다.
가변 저항 (119) 이 전류 전압 변환 수단으로서 기능하므로, 트랜지스터 (117) 에 흐르는 드레인 전류의 전류값 (I117) 은, 가변 저항 (119) 의 저항값 (R119) 에 의한 전압 강하에 의해 제한 전압 (V3) 으로 변환된다. 제한 전압 (V3) 은, 이하의 (2) 식에 의해 나타낸다.
V3 = VDD － R119 × I117 …(2)
상기 서술한 바와 같이, 오차 증폭 회로 (114) 는, 전압 (V2) 및 제한 전압 (V3) 의 각각을 비교하고, 전압 (V2) 이 제한 전압 (V3) 미만이 된 경우, 게이트 전압 조정 트랜지스터 (115) 의 게이트 (G) 의 전압을 저하시킨다.
이 때문에, 게이트 전압 조정 트랜지스터 (115) 의 드레인 전류가 증가하고, 접속점 (P1) 의 전압이 상승한다. 이로써, 출력단 트랜지스터 (105) 에 흐르는 전류가 감소하고, 과전류 제한이 실시된다.
여기서, 오차 증폭 회로 (114) 를 포함하는 부귀환 회로에 있어서, 오차 증폭 회로 (114) 에 입력되는 전압 (V2) 과 제한 전압 (V3) 은, 과전류 제한 상태에서는 동일한 전압 (V2 = V3) 으로 되어 있다. 따라서, (1) 식 및 (2) 식의 각각으로부터, 전압 (V1) 은, 이하의 (3) 식에 의해 나타낸다.
V1 = VDD － R119 × I117 － ｜VTH108｜ …(3)
또, 출력단 트랜지스터 (105) 에 흐르는 드레인 전류 (포화 드레인 전류) 를 I115 로 한 경우, 드레인 전류 (I115) 는, 이하의 (4) 식에 의해 나타낸다.
I115 = K105 × (VDD － V1 － ｜VTH105｜)2 …(4)
상기 (4) 식에 있어서, VTH105 는 출력단 트랜지스터 (105) 의 임계값 전압이고, K105 는 출력단 트랜지스터 (105) 의 트랜스 컨덕턴스 계수이고, 이하의 (4') 식에 의해 나타낸다.
K105 = (1/2) × μ105 × Cox105 × (W105/L105) …(4')
상기 (4') 식에 있어서, μ105 는, 출력단 트랜지스터 (105) 의 캐리어 (정공) 의 이동도이다. Cox105 는, 출력단 트랜지스터 (105) 의 게이트 (G) 의 단위 면적당의 게이트 산화막 용량이다. W105 는, 출력단 트랜지스터 (105) 의 채널 영역의 폭이다. L105 는, 출력단 트랜지스터 (105) 의 채널 영역의 길이 (채널 길이) 이다. 따라서, W105/L105 는, 출력단 트랜지스터 (105) 의 게이트 (G) 의 어스펙트비를 나타내고 있다.
상기 (4) 식에 상기 (3) 식을 대입하고, 이 때의 출력단 트랜지스터 (105) 의 드레인 전류값을 출력 전류 제한값 (ILIM1) 으로 둔다. 또, 출력단 트랜지스터 (105) 및 전류 검출 트랜지스터 (108) 의 각각의 트랜지스터 특성이 동일하고, 동일한 임계값 전압, 즉, VTH105 = VTH108 인 경우, (4) 식에 (3) 식을 대입한 결과로서, 이하에 나타내는 (5) 식이 얻어진다.
ILIM1 = K105 × (R119 × I117)2 …(5)
상기 (5) 식에 의해, 전원 전압 (VDD) 이 상승한 경우, 가변 저항 (119) 의 저항값을 작게 하거나, 혹은 트랜지스터 (117) 에 흐르는 드레인 전류의 전류값을 작게 함으로써, 출력단 트랜지스터 (105) 에 흐르는 출력 전류 제한값 (ILIM1) 을 적게 할 수 있는 것을 알 수 있다.
즉, 본 실시형태에 의하면, 제한 전압 제어부 (120) 가 전원 전압 (VDD) 의 전압값의 증가에 따라, 가변 저항 (119) 의 저항값을 작게 하기 때문에, 전원 전압 (VDD) 에 대응하여 접속점 (P3) 에 있어서의 제한 전압 (V3) 의 전압값을 증가시킴으로써, 출력단 트랜지스터 (105) 가 출력하는 전류값을, 전원 전압 (VDD) 의 전압값에 대응한 출력 전류 제한값 (ILIM1) 이하로 제한하는 것이 가능해지고, 출력단 트랜지스터 (105) 의 발열을 종래예와 비교하여 효과적으로 억제할 수 있다.
즉, 본 실시형태에 의하면, 전원 전압이 높은 경우에 있어서도, 지락 등에 의해 출력단 트랜지스터 (105) 에 대전류가 흘렀을 때에, 출력단 트랜지스터 (105) 에 있어서의 전력 손실에 의한 발열을 효과적으로 억제할 수 있다.
도 2 는, 본 실시형태에 의한 과전류 제한 회로에 있어서의 가변 저항 (119) 의 구체예를 나타내는 회로도이다.
도 2 의 가변 저항 회로 (119) 는, 저항 (401), 저항 (402) 및 트랜지스터 (403) 를 구비하고 있다.
저항 (R401) 과 저항 (402) 은, 전원과 접속점 (P3) 사이에 직렬로 접속되어 개재 삽입되어 있다. 트랜지스터 (403) 는, p 채널형의 MOS 트랜지스터이고, 소스 (S) 가 전원에 접속되고, 드레인 (D) 이 접속점 (P5) 에 접속되고, 게이트 (G) 가 제한 전압 제어부 (120) 의 출력 단자에 접속되어 있다. 트랜지스터 (403) 는, 가변 저항 회로 (119) 에 있어서의 저항값 조정의 트랜지스터이다.
상기 서술한 바와 같이 구성한 가변 저항 회로 (119) 에 의하면, 전원 전압 (VDD) 이 소정의 전압값보다 높아지면, 제한 전압 제어부 (120) 의 제어 신호에 의해, 트랜지스터 (403) 가 온 상태가 되고, 저항값 (R119) 이 저하된다. 따라서, 접속점 (P2) 에 있어서의 전압 (V2) 을 상승시키는 것이 가능해지고, 출력단 트랜지스터 (105) 에 흐르는 출력 전류 제한값 (ILIM1) 을 작게 할 수 있는 것을 알 수 있다.
＜제 2 실시형태＞
이하, 도면을 참조하여, 본 발명의 제 2 실시형태에 대해 설명한다. 도 3 은, 본 발명의 제 2 실시형태에 의한 과전류 제한 회로에 있어서의 제한 전압 생성부를 나타내는 개략 블록도이다.
제 2 실시형태는, 도 1 에 있어서의 제한 전압 생성부 (250) 대신에, 제한 전압 생성부 (251) 를 구비하고 있다. 다른 구성에 대해서는 도 1 의 제 1 실시형태와 동일하다.
제한 전압 생성부 (251) 는, 가변 정전류원 (121), 커런트 미러 회로 (118), 전류 전압 변환부인 저항 (113) 및 제한 전압 제어부 (120) 를 구비하고 있다.
가변 정전류원 (121) 은, 일단이 전원에 접속되고, 타단이 커런트 미러 회로 (118) 에 있어서의 트랜지스터 (116) 의 게이트 (G) 및 드레인 (D) 에 접속되고, 제어 단자가 제한 전압 제어부 (120) 의 출력 단자에 접속되고, 제어 단자에 공급되는 전압의 전압값에 따른 전류값의 전류를 흘린다.
다음으로, 제한 전압 생성부 (251) 에 있어서의 제한 전압 (V3) 의 생성에 대해 설명한다.
제한 전압 (V3) 은, 저항 (113) 의 저항값을 R113 으로 한 경우, 저항 (113) 에 의한 전압 강하가, R113 × I117 이므로, 이하의 (6) 식에 의해 나타낸다.
V3 = VDD － R113 × I117 …(6)
또, 제 1 실시형태에 있어서의 (5) 식에 대응시켜, 출력단 트랜지스터 (105) 의 드레인 전류의 전류값을 출력 전류 제한값 (ILIM2) 으로 한 경우, 출력 전류 제한값 (ILIM2) 은, 이하의 (7) 식으로 나타낸다.
ILIM2 = K105 ×｛R113 × I117｝2 …(7)
상기 서술한 구성에 의해, 전원 전압 (VDD) 의 전압값이 높아짐에 따라, 가변 정전류원 (121) 에 흐르는 전류를 감소시키고, 저항 (113) 에 의한 전압 강하를 감소시킴으로써, 제한 전압 (V3) 을 상승시킨다. 따라서, 접속점 (P2) 에 있어서의 전압 (V2) 을 상승시키는 것이 가능해지고, 출력단 트랜지스터 (105) 에 흐르는 출력 전류 제한값 (ILIM2) 을 적게 할 수 있다.
도 4 는, 본 실시형태에 의한 과전류 제한 회로에 있어서의 가변 정전류원 (121) 의 구체예를 나타내는 회로도이다.
가변 전류원 (121) 은, 정전류원 (110, 801) 과 트랜지스터 (802) 를 구비하고 있다.
트랜지스터 (802) 는, n 채널형의 MOS 트랜지스터이고, 드레인 (D) 이 접속점 (P6) 에 접속되고, 소스 (S) 가 정전류원 (801) 을 통하여 접지되고, 게이트 (G) 가 제한 전압 제어부 (120) 의 출력 단자에 접속되어 있다.
상기 서술한 바와 같이 구성한 가변 정전류원 (121) 에 의하면, 전원 전압 (VDD) 의 전압값이 높아짐에 따라, 정전류원 (801) 에 흐르는 전류를 증가시킴으로써, 저항 (113) 에 흐르는 전류를 저하시킬 수 있고, 제한 전압 (V3) 을 상승시키는 것이 가능해진다. 따라서, 접속점 (P2) 에 있어서의 전압 (V2) 을 상승시키는 것이 가능해지고, 출력단 트랜지스터 (105) 에 흐르는 출력 전류 제한값 (ILIM2) 을 적게 할 수 있는 것을 알 수 있다.
＜제한 전압 제어부 (120) 의 제 1 구성예＞
도 5 는, 제한 전압 제어부 (120) 의 구체예를 나타내는 회로도이다. 도 5 에 나타내는 제한 전압 제어부는, 이미 설명한 제 1 및 제 2 실시형태에 사용할 수 있다.
도 5 에 나타내는 제한 전압 제어부 (120) 는, 직렬로 접속된 저항 (502), 저항 (501) 및 출력 단자 (503) 를 구비하고 있다.
출력 단자 (503) 의 전압 (V503) 은, 저항 (502) 과 저항 (501) 의 저항비로 결정되고, 이 저항비에 기초하여 분압된 전압이 제어 신호로서, 제한 전압 제어부 (120) 의 출력 단자로부터 출력된다.
도 5 와 같이 구성한 제한 전압 제어부 (120) 는, 전원 전압 (VDD) 이 높아진 경우, 도 2 의 회로예에서는 트랜지스터 (403) 의 게이트 (G) 의 전압을 소스 (S) 에 대해 낮게, 도 4 의 회로예에서는 트랜지스터 (802) 의 게이트 (G) 의 전압을 소스 (S) 에 대해 높게 한다. 즉, 도 5 의 제한 전압 제어부 (120) 는, 가변 저항 (119) 및 가변 정전류원 (121) 을 각 실시형태에서 설명한 바와 같이 제어할 수 있다.
＜제한 전압 제어부 (120) 의 제 2 구성예＞
도 6 은, 제한 전압 제어부 (120) 의 구체예를 나타내는 회로도이다. 도 6(a) 는, 제한 전압 제어부의 구성예를 설명하는 도면이다. 도 6(a) 에 나타내는 제한 전압 제어부는, 이미 설명한 제 1 실시형태에 사용할 수 있다.
도 6(a) 에 나타내는 제한 전압 제어부 (120) 는, 커런트 미러 회로 (618), 전류원 (601) 및 저항 (604) 을 구비하고 있다. 커런트 미러 회로 (618) 는, 트랜지스터 (602) 및 트랜지스터 (603) 의 각각을 구비하고 있다.
트랜지스터 (602) 는, p 채널형의 MOS 트랜지스터이고, 소스 (S) 가 전원에 접속되고, 게이트 (G) 및 드레인 (D) 이 전류원 (601) 을 통하여 접지되어 있다.
트랜지스터 (603) 는, p 채널형의 MOS 트랜지스터이고, 소스 (S) 가 전원에 접속되고, 게이트 (G) 가 트랜지스터 (602) 의 게이트 (G) 에 접속되고, 드레인 (D) 이 저항 (604) 의 일단에 접속되어 있다.
저항 (604) 은, 일단이 출력 단자 (605) 에 접속되고, 타단이 접지되어 있다.
커런트 미러 회로 (618) 에 있어서, 전류원 (601) 이 흘리는 전류가 소정의 미러비에 의해, 트랜지스터 (603) 의 드레인 전류에 반영되고, 저항 (604) 에 흐른다.
이로써, 트랜지스터 (603) 에 흐르는 드레인 전류의 전류값에 따라, 저항 (604) 의 전압 강하에 의한 전압 (V605) 이 출력 단자 (605) 로부터 출력된다.
이하, 도면을 참조하여, 제한 전압 제어부 (120) 의 전원 전압 (VDD) 과 전압 (V605) 의 대응 관계를 설명한다.
도 6(b) 는, 제한 전압 제어부 (120) 의 전원 전압 (VDD) 과 전압 (V605) 의 대응 관계를 나타내고 있다. 가로축이 전원 전압 (VDD) 의 전압값 (V) 을 나타내고, 세로축이 전압 (V605) 의 전압값 (V) 을 나타내고 있다.
전원 전압 (VDD) 의 전압값이 0 V 에서 VDD1 미만에서는, 트랜지스터 (603) 가 오프 상태이기 때문에, 저항 (604) 에 전류가 흐르지 않고, 전압 (V605) 은 0 V 이다.
전원 전압 (VDD) 의 전압값이 VDD1 에서 트랜지스터 (603) 가 온 상태가 되고, 트랜지스터 (603) 는, 전원 전압 (VDD) 이 VDD1 에서 VDD2 까지 저항 영역 (선형 영역) 에 있어서의 동작을 한다. 이 저항 영역에 있어서, 트랜지스터 (603) 에 흐르는 전류가 증가함에 따라, 전압 (V605) 은 선형적으로 증가한다. 이 저항 영역에 있어서는, V605 ≒ VDD 의 관계로 되어 있다.
따라서, 도 2 의 회로의 제한 전압 제어부 (120) 에 도 6(a) 의 회로를 사용한 경우, 트랜지스터 (403) 의 게이트 (G) 에, 전압 (V605) 이 인가되므로, 전원 전압 (VDD) 이 VDD2 까지는, 전압 (VDD － V605) 이 트랜지스터 (403) 의 임계값 전압 ｜VTH403｜ 보다 낮기 때문에, 트랜지스터 (403) 는 오프 상태가 된다.
또, 전원 전압 (VDD) 이 VDD2 를 초과하면, 트랜지스터 (603) 가 포화 영역이 되고, 트랜지스터 (603) 의 드레인 전류가 증가하지 않고 거의 일정값이 되므로, 전압 (V605) 도 일정값이 된다. 즉, 전원 전압 (VDD) 이 VDD2 를 초과하면, VDD ＞ V605 의 관계가 되고, VDD － V605 ＞ ｜VTH403｜ 의 관계가 성립되면, 트랜지스터 (403) 는 온 상태가 된다.
이 결과, 가변 저항 회로 (119) 의 저항값이 변화되고, 제한 전압 (V3) 의 전압값을 상승시키고, 출력 전류 제한값 (ILIM1) 을 저하시킬 수 있다.
또, 도 6(a) 에 있어서의 저항 (604) 은, 다른 전류 전압 변환 소자로 치환해도 된다. 예를 들어, 1 개 혹은 직렬로 다단 접속한 복수 개의 게이트 (G) 와 드레인 (D) 을 접속한 다이오드 접속의 트랜지스터를 개재 삽입한 구성으로 할 수 있다. 또 다이오드를, 저항 (604) 대신에 출력 단자 (605) 와 접지 사이에 순방향으로 개재 삽입하는 구성으로 해도 된다.
＜제한 전압 제어부 (120) 의 제 3 구성예＞
도 7 은, 제한 전압 제어부 (120) 구체예를 나타내는 회로도이다. 도 7(a) 는, 제한 전압 제어부의 구성예를 설명하는 도면이다. 도 7(a) 에 나타내는 제한 전압 제어부는, 이미 설명한 제 2 실시형태에 사용할 수 있다.
도 7(a) 에 나타내는 제한 전압 제어부 (120) 는, 커런트 미러 회로 (918), 전류원 (901) 및 저항 (904) 을 구비하고 있다. 커런트 미러 회로 (918) 는, 트랜지스터 (902) 및 트랜지스터 (903) 의 각각을 구비하고 있다.
트랜지스터 (902) 는, n 채널형의 MOS 트랜지스터이고, 드레인 (D) 및 게이트 (G) 가 전류원 (901) 을 통하여 전원에 접속되고, 소스 (S) 가 접지되어 있다.
트랜지스터 (903) 는, n 채널형의 MOS 트랜지스터이고, 드레인 (D) 이 출력 단자 (905) 에 접속되고, 게이트 (G) 가 트랜지스터 (902) 의 게이트 (G) 에 접속되고, 소스 (S) 가 접지되어 있다.
저항 (904) 은, 일단이 전원에 접속되고, 타단이 출력 단자 (905) 에 접속되어 있다.
커런트 미러 회로 (918) 에 있어서, 전류원 (901) 이 흘리는 전류가 소정의 미러비에 의해, 트랜지스터 (903) 의 드레인 전류에 반영되고, 저항 (904) 에 흐른다.
이로써, 트랜지스터 (903) 에 흐르는 드레인 전류의 전류값에 따라, 저항 (904) 의 전압 강하에 의한 전압 (V905) 이 출력 단자 (905) 로부터 출력된다.
이하, 도면을 참조하여, 제한 전압 제어부 (120) 의 전원 전압 (VDD) 과 전압 (V905) 의 대응 관계를 설명한다.
도 7(b) 는, 제한 전압 제어부 (120) 의 전원 전압 (VDD) 과 전압 (V905) 의 대응 관계를 나타내고 있다. 가로축이 전원 전압 (VDD) 의 전압값 (V) 을 나타내고, 세로축이 전압 (V905) 의 전압값 (V) 을 나타내고 있다.
전원 전압 (VDD) 의 전압값이 0 V 에서 VDD1 직전까지는, 트랜지스터 (903) 가 오프 상태이기 때문에, 전압 (V905) 은 전원 전압 (VDD) 의 증가에 대응하여 서서히 상승한다.
전원 전압 (VDD) 의 전압값이 VDD1 을 초과하면, 트랜지스터 (903) 는 온 상태가 된다. 이 때문에, 일단, 전압 (V905) 이 0 V 로 저하되지만, 전원 전압 (VDD) 이 VDD1 에서 VDD2 까지 저항 영역 (선형 영역) 으로서 동작한다. 이 때, 전원 전압 (VDD) 과 함께 전압 (V905) 이 천천히 상승한다.
또, 전원 전압 (VDD) 이 VDD2 를 초과하면, 트랜지스터 (903) 가 포화 영역이 되므로, 전압 (V905) 의 증가가 전원 전압 (VDD) 의 증가와 동일해지는 기울기를 가지고 전압 (V905) 은 상승한다.
즉, 트랜지스터 (903) 가 포화 영역에 있어서 동작하고 있을 때, 트랜지스터 (903) 의 드레인 전류를 I903 으로 하고, 저항 (904) 의 저항값을 R904 로 하면, 전압 (V905) 은 VDD － R904 × I903 으로 나타낸다.
도 2 의 회로의 제한 전압 제어부 (120) 로서, 도 7(a) 에 나타내는 회로를 사용한 경우, 트랜지스터 (802) 의 게이트 (G) 에, V905 가 인가되므로, 전원 전압 (VDD) 이 VDD2 를 초과하여, 트랜지스터 (903) 가 포화 영역이 될 때까지, VDD － R904 × I903 ＞ ｜VTH802｜ 의 관계가 성립되지 않고, 트랜지스터 (802) 는 오프 상태이다.
그리고, 전원 전압 (VDD) 이 VDD2 를 초과하여, 트랜지스터 (903) 가 포화 영역이 되면, 전원 전압 (VDD) 의 증가에 대응하여, 전압 (V905) 도 상승한다. 즉, 전원 전압 (VDD) 이 VDD2 를 초과하면, VDD ＞ R904 × I903 의 관계가 되고, VDD － R904 × I903 ＞ ｜VTH802｜ 의 관계가 성립되면, 트랜지스터 (802) 는 온 상태가 된다.
이 결과, 트랜지스터 (117) 에 흐르는 전류값이 감소하고, 제한 전압 (V3) 의 전압값을 상승시키고, 출력 전류 제한값 (ILIM2) 을 저하시킬 수 있다.
또, 도 7(a) 에 있어서의 저항 (904) 은, 다른 전류 전압 변환 소자로 치환해도 된다. 예를 들어, 게이트 (G) 와 드레인 (D) 을 접속한 다이오드 접속의 트랜지스터를 1 개 혹은 복수 개를 직렬로 다단 접속한 구성, 또 다이오드를, 저항 (904) 대신에, 전원과 출력 단자 (905) 사이에 순방향으로 개재 삽입하는 구성으로 해도 된다.
또, 제 1 실시형태 내지 제 4 실시형태에 있어서는, 전원 회로로서 출력 전압 (Vout) 을 분압 저항으로 분압한 귀환 전압 (VFB) 과 기준 전압 (Vref) 이 동등하게 제어되는 강압형의 볼티지 레귤레이터 (1) 를 예로서 설명했지만, 출력 전압 (Vout) 이 기준 전압 (Vref) 과 동등하게 제어되는 볼티지 레귤레이터 등의 전원의 출력단의 출력단 트랜지스터에 있어서의 과전류를 제한하는 구성에 사용해도 된다.
이상, 도면을 참조하여 이 발명의 실시형태를 상세하게 서술해 왔지만, 구체적인 구성은 이 실시형태에 한정되는 것은 아니고, 이 발명의 요지를 일탈하지 않는 범위의 설계 등도 포함된다. 예를 들어, 도 1 에 있어서, 제한 전압 생성부 (250) 는, 정전류원 (110) 의 전류를 커런트 미러 회로 (118) 에 의해 카피하여 가변 저항 (119) 에 흘리는 구성으로 하고 있지만, 커런트 미러 회로 (118) 에 의해 카피하는 구성이 아니어도 된다. 또, 가변 저항 (119) 은, 직렬 접속의 저항 (401, 402) 으로 구성했지만, 병렬의 저항으로 구성해도 된다. 그 경우는, 그 구성에 적합한 제한 전압 제어부 (120) 를 채용하면 된다. 또, 가변 정전류원 (121) 에 대해서도 동일하다.
1 : 볼티지 레귤레이터
100 : 전압 출력 회로
103 : 기준 전압원
104, 114 : 오차 증폭 회로
105 : 출력단 트랜지스터
108 : 전류 검출 트랜지스터
110, 601, 801, 901 : 정전류원
115 : 게이트 전압 조정 트랜지스터
118, 618, 918 : 커런트 미러 회로
119 : 가변 저항
120 : 제한 전압 제어부
121 : 가변 정전류원
200 : 과전류 제한 회로
250, 251 : 제한 전압 생성부

Claims (9)

  1. 전원 회로의 출력단 트랜지스터에 흐르는 출력 전류를 소정의 제한 전류값 이하로 하는 제어를 실시하는 과전류 제한 회로이고,
    상기 제한 전류값을, 전원 전압의 전압값에 대응한 전류값으로 하는 제한 전압을 생성하는 제한 전압 생성부와,
    입력 단자가 상기 출력단 트랜지스터의 게이트와 접속되고, 출력 단자로부터 상기 입력 단자에 입력되는 전압을 레벨 시프트하여 출력하는 소스 팔로워와,
    상기 제한 전압과 상기 소스 팔로워가 출력하는 전압의 차분을 증폭하는 오차 증폭 회로와,
    게이트에 대해 상기 오차 증폭 회로로부터 출력되는 전압이 인가되고, 상기 출력단 트랜지스터의 게이트에 대해 인가되는 게이트 전압을 제어하는 게이트 전압 조정 트랜지스터를 구비하는 것을 특징으로 하는 과전류 제한 회로.
  2. 제 1 항에 있어서,
    상기 제한 전압 생성부는, 상기 전원 전압의 증가에 대응하여 상기 제한 전류값을 저하시키는 상기 제한 전압을 생성하는 것을 특징으로 하는 과전류 제한 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제한 전압 생성부는,
    가변 저항과,
    상기 가변 저항에 소정의 전류를 흘리는 정전류 회로와,
    상기 전원 전압의 전압값을 검출하고, 상기 전압값에 대응한 제어 신호를 생성하는 제한 전압 제어부를 구비하고,
    상기 제어 신호에 의해 상기 가변 저항의 저항값이 변경되고, 상기 가변 저항에 발생한 전압에 기초하여 상기 제한 전압을 출력하는 것을 특징으로 하는 과전류 제한 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제한 전압 생성부는,
    전류 전압 변환부와,
    상기 전류 전압 변환부에 전류를 흘리는 가변 정전류 회로와,
    상기 전원 전압의 전압값을 검출하고, 상기 전압값에 대응한 제어 신호를 생성하는 제한 전압 제어부를 구비하고,
    상기 제어 신호에 의해 상기 가변 정전류 회로의 전류값이 변경되고, 상기 전류 전압 변환부에 발생한 전압에 기초하여 상기 제한 전압을 출력하는 것을 특징으로 하는 과전류 제한 회로.
  5. 기준 전압과, 전원으로부터 공급되는 전원 전압으로부터 생성된 출력 전압에 대응한 전압의 차분을 증폭하는 오차 증폭 회로와,
    게이트에 공급되는 상기 오차 증폭 회로의 출력에 의해, 상기 기준 전압에 대응한 상기 출력 전압을 출력하는 출력단 트랜지스터와,
    제 1 항에 기재된 과전류 제한 회로를 구비하는 것을 특징으로 하는 전원 회로.
  6. 기준 전압과, 전원으로부터 공급되는 전원 전압으로부터 생성된 출력 전압에 대응한 전압의 차분을 증폭하는 오차 증폭 회로와,
    게이트에 공급되는 상기 오차 증폭 회로의 출력에 의해, 상기 기준 전압에 대응한 상기 출력 전압을 출력하는 출력단 트랜지스터와,
    제 2 항에 기재된 과전류 제한 회로를 구비하는 것을 특징으로 하는 전원 회로.
  7. 기준 전압과, 전원으로부터 공급되는 전원 전압으로부터 생성된 출력 전압에 대응한 전압의 차분을 증폭하는 오차 증폭 회로와,
    게이트에 공급되는 상기 오차 증폭 회로의 출력에 의해, 상기 기준 전압에 대응한 상기 출력 전압을 출력하는 출력단 트랜지스터와,
    제 3 항에 기재된 과전류 제한 회로를 구비하는 것을 특징으로 하는 전원 회로.
  8. 기준 전압과, 전원으로부터 공급되는 전원 전압으로부터 생성된 출력 전압에 대응한 전압의 차분을 증폭하는 오차 증폭 회로와,
    게이트에 공급되는 상기 오차 증폭 회로의 출력에 의해, 상기 기준 전압에 대응한 상기 출력 전압을 출력하는 출력단 트랜지스터와,
    제 4 항에 기재된 과전류 제한 회로를 구비하는 것을 특징으로 하는 전원 회로.
  9. 전원 회로의 출력단 트랜지스터에 흐르는 출력 전류를 소정의 제한 전류값 이하로 하는 제어를 실시하는 과전류 제한 방법이고,
    상기 제한 전류값을, 전원 전압의 전압값에 대응한 전류값으로 하는 제한 전압을 생성하는 제한 전압 생성 과정과,
    입력 단자가 상기 출력단 트랜지스터의 게이트와 접속된 소스 팔로워가 상기 입력 단자에 입력되는 전압을 레벨 시프트하여 출력 단자로부터 출력하는 레벨 시프트 과정과,
    오차 증폭 회로에 의해, 상기 제한 전압과 상기 소스 팔로워가 출력하는 전압의 차분을 증폭하는 차동 증폭 과정과,
    게이트에 대해 상기 오차 증폭 회로로부터 출력되는 전압이 인가된 게이트 전압 조정 트랜지스터에 의해, 상기 출력단 트랜지스터의 게이트에 대해 인가되는 게이트 전압을 제어하는 게이트 전압 조정 과정을 포함하는 것을 특징으로 하는 과전류 제한 방법.
KR1020180172492A 2018-02-05 2018-12-28 과전류 제한 회로, 과전류 제한 방법 및 전원 회로 KR20190095097A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018018423A JP7008523B2 (ja) 2018-02-05 2018-02-05 過電流制限回路、過電流制限方法及び電源回路
JPJP-P-2018-018423 2018-02-05

Publications (1)

Publication Number Publication Date
KR20190095097A true KR20190095097A (ko) 2019-08-14

Family

ID=67476042

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180172492A KR20190095097A (ko) 2018-02-05 2018-12-28 과전류 제한 회로, 과전류 제한 방법 및 전원 회로

Country Status (5)

Country Link
US (1) US10571942B2 (ko)
JP (1) JP7008523B2 (ko)
KR (1) KR20190095097A (ko)
CN (1) CN110120737A (ko)
TW (1) TWI780282B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11507120B2 (en) * 2019-09-13 2022-11-22 Texas Instruments Incorporated Load current based dropout control for continuous regulation in linear regulators
US11803203B2 (en) * 2021-09-13 2023-10-31 Silicon Laboratories Inc. Current sensor with multiple channel low dropout regulator
CN114020087B (zh) * 2021-09-17 2023-05-05 深圳市芯波微电子有限公司 抑制电源干扰的偏置电压产生电路
CN114204925B (zh) * 2021-11-25 2024-01-09 苏州浪潮智能科技有限公司 Mosfet组件的电流控制方法及装置
CN115097893B (zh) * 2022-08-15 2023-08-18 深圳清华大学研究院 输出无外挂电容的ldo电路及mcu芯片
CN115729308B (zh) * 2023-01-13 2023-07-07 上海海栎创科技股份有限公司 一种动态限流控制系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009048362A (ja) 2007-08-17 2009-03-05 Ricoh Co Ltd 過電流制限及び出力短絡保護回路およびそれを用いたボルテージレギュレータと電子機器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003173211A (ja) * 2001-12-05 2003-06-20 Rohm Co Ltd レギュレータ
JP3782726B2 (ja) * 2001-12-13 2006-06-07 株式会社リコー 過電流保護回路
WO2005003677A2 (en) * 2003-07-04 2005-01-13 I.M.Z. S.P.A. Method of making inactive ballistic exercise elements and inactive ballistic element made by said method
ITTO20030533A1 (it) * 2003-07-10 2005-01-11 Atmel Corp Procedimento e circuito per la limitazione di corrente in
JPWO2006016456A1 (ja) * 2004-08-10 2008-05-01 ローム株式会社 回路の保護方法、保護回路およびそれを利用した電源装置
JP2006178539A (ja) * 2004-12-20 2006-07-06 Freescale Semiconductor Inc 過電流保護回路及び直流電源装置
JP4546320B2 (ja) * 2005-04-19 2010-09-15 株式会社リコー 定電圧電源回路及び定電圧電源回路の制御方法
JP4616067B2 (ja) * 2005-04-28 2011-01-19 株式会社リコー 定電圧電源回路
JP4845549B2 (ja) * 2006-03-23 2011-12-28 ローム株式会社 電源装置及びこれを備えた電気機器
JP4929043B2 (ja) * 2007-05-15 2012-05-09 株式会社リコー 過電流保護回路および該過電流保護回路を備えた電子機器
JP5047815B2 (ja) * 2008-01-11 2012-10-10 株式会社リコー 過電流保護回路及びその過電流保護回路を備えた定電圧回路
TW200935698A (en) * 2008-02-01 2009-08-16 Holtek Semiconductor Inc Power IC with over-current protection andits circuit and method
JP5099505B2 (ja) * 2008-02-15 2012-12-19 セイコーインスツル株式会社 ボルテージレギュレータ
JP2011150640A (ja) * 2010-01-25 2011-08-04 Denso Corp 電源用集積回路
TWI427455B (zh) * 2011-01-04 2014-02-21 Faraday Tech Corp 電壓調整器
TW201240257A (en) * 2011-03-17 2012-10-01 Green Solution Tech Co Ltd Transistor circuit with protecting function
JP5806853B2 (ja) * 2011-05-12 2015-11-10 セイコーインスツル株式会社 ボルテージレギュレータ
WO2013046485A1 (ja) * 2011-09-27 2013-04-04 パナソニック株式会社 定電圧回路
JP5950591B2 (ja) * 2012-01-31 2016-07-13 エスアイアイ・セミコンダクタ株式会社 ボルテージレギュレータ
JP6168793B2 (ja) * 2013-03-04 2017-07-26 エスアイアイ・セミコンダクタ株式会社 スイッチングレギュレータ及び電子機器
JP6250418B2 (ja) * 2013-05-23 2017-12-20 エスアイアイ・セミコンダクタ株式会社 ボルテージレギュレータ
JP6668762B2 (ja) * 2016-01-13 2020-03-18 富士電機株式会社 スイッチング電源装置
CN106227287B (zh) * 2016-08-18 2018-06-22 四川和芯微电子股份有限公司 具有保护电路的低压差线性稳压器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009048362A (ja) 2007-08-17 2009-03-05 Ricoh Co Ltd 過電流制限及び出力短絡保護回路およびそれを用いたボルテージレギュレータと電子機器

Also Published As

Publication number Publication date
JP2019135610A (ja) 2019-08-15
CN110120737A (zh) 2019-08-13
US20190243400A1 (en) 2019-08-08
TW201935168A (zh) 2019-09-01
US10571942B2 (en) 2020-02-25
JP7008523B2 (ja) 2022-01-25
TWI780282B (zh) 2022-10-11

Similar Documents

Publication Publication Date Title
KR20190095097A (ko) 과전류 제한 회로, 과전류 제한 방법 및 전원 회로
US7304540B2 (en) Source follower and current feedback circuit thereof
US11099590B2 (en) Indirect leakage compensation for multi-stage amplifiers
CN110794907B (zh) 瞬态增强型ldo电路、cmos驱动器电源电路及激光器系统
US9455628B2 (en) Voltage regulator with overshoot suppression circuit and capability to stop overshoot suppression
US6760381B2 (en) High-voltage differential driver using stacked low-breakdown transistors and nested-miller compensation
CN112925378B (zh) 快速响应线性稳压器及其快速响应放大电路
KR20150111301A (ko) 전압 레귤레이터
US9509205B2 (en) Power converter with negative current capability and low quiescent current consumption
CN113359930B (zh) 线性稳压器、软启动方法以及电子设备
US20230236615A1 (en) Low-dropout regulator having bidirectional current adjustment
CN111309089B (zh) 一种线性稳压电源
US8866550B2 (en) Amplifier circuit with overshoot suppression
US11290061B2 (en) Amplifier circuit with overshoot suppression
CN110121685B (zh) 电源电路
CN110389614B (zh) 高效低压差稳压器
CN109814648B (zh) 一种适用于高压环境的线性稳压器和线性稳压方法
CN111857230A (zh) 线性稳压器及电子设备
JP4552569B2 (ja) 定電圧電源回路
KR102449361B1 (ko) 선형 전류 드라이버
US20230161364A1 (en) Linear regulator
WO2022264716A1 (ja) 高電圧増幅器
JP2018205814A (ja) 電源回路
US8315588B2 (en) Resistive voltage-down regulator for integrated circuit receivers
EP1094598B1 (en) Frequency compensation of an amplifier

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right