KR20060115577A - 전류 구동 회로 - Google Patents

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KR20060115577A
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슈지 후루이치
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

과제
전원 배선에 의한 전압 강하 또는 제조 프로세스의 편차 영향을 억제하고, 복수의 정전류 구동부로부터 동일한 크기의 구동 전류를 공급할 수 있는 전류 구동 회로를 구성한다.
해결수단
각 정전류 구동부 (20A) 는 전원 전위 (VDD) 와 노드 (N20) 사이에 입력 신호 (PWi) 에 의해 온·오프 제어되는 PMOS (21) 를 갖고 있다. 노드 (N20) 와 접지 전위 (GND) 에는 NMOS (24, 23) 가 직렬접속되고, NMOS (23) 의 게이트에 바이어스 전압 생성부 (10) 로부터 바이어스 전압 (VB) 이 제공된다. 노드 (N20) 에는 전류 출력용의 PMOS (25) 의 소스가 접속되고, 이 PMOS (25) 의 드레인이 구동 전류 (OUTi) 를 출력하는 전류 출력 단자에 접속된다. PMOS (24, 25) 는 전류 미러 회로를 구성하고, NMOS (23) 는 증폭률이 적은 것을 높은 게이트 전압 (Vg) 으로 사용하고, PMOS (25) 는 증폭률이 큰 것을 게이트 전압 (Vg) 을 낮게 하여 포화 영역에서 동작하도록 설정한다.
바이어스 전압, 정전류 구동, 전류 미러, 연산 증폭기

Description

전류 구동 회로{CURRENT DRIVING CIRCUIT}
도 1 은 본 발명의 제 1 실시예를 나타내는 전류 구동 회로의 구성도.
도 2 는 종래의 전류 구동 회로의 구성도.
도 3 은 본 발명의 제 2 실시예를 나타내는 바이어스 전압 생성부의 구성도.
* 도면의 주요부분에 대한 부호의 설명*
10, 10A : 바이어스 전압 생성부 11 : 연산 증폭기
12, 15∼17, 21, 24, 25 : PMOS 13, 18 : 저항
14, 23 : NMOS 20A : 정전류 구동부
[특허문헌 1] 일본국 공개특허공보 제 2000-293245 호
[특허문헌 2] 일본국 공개특허공보 제 2005-56378 호
본 발명은, 예를 들어 유기 EL (Electronic Luminescence) 등의 전류 구동형 디스플레이를 구동하는 전류 구동 회로, 특히 복수의 출력 전류의 편차를 저감하는 기술에 관한 것이다.
도 2 는 종래의 전류 구동 회로의 구성도이다.
이러한 전류 구동 회로는 유기 EL 표시 패널의 각 표시 전극에 구동용의 전류를 공급하는 것으로, 기준 전류 (Iref) 에 대응한 기준 바이어스 전압 (VB) 을 생성하는 바이어스 전압 생성부 (10), 및 이러한 바이어스 전압 생성부 (10) 에서 생성된 바이어스 전압 (VB) 에 기초하여 구동 전류 (OUT1, OUT2, …, OUTn) 를 출력하는 정전류 구동부 (201, 202, …, 20n) 로 구성된다.
바이어스 전압 생성부 (10) 는 반전 입력 단자에 기준 전압 (VEL) 이 부여되는 연산 증폭기 (OP) (11) 를 갖고, 연산 증폭기 (11) 의 출력측이 P 채널 MOS 트랜지스터 (이하, 「PMOS」 라 함) (12) 의 게이트에 접속된다. PMOS (12) 의 소스는 전원 전위 (VDD) 에 접속되고, 드레인은 노드 (N10) 에 접속된다. 노드 (N10) 는 연산 증폭기 (11) 의 비반전 입력 단자에 접속됨과 함께, 저항 (13) 을 통해 접지 전위 (GND) 에 접속된다. 이러한 피드백 루프에 의해, 저항 (13) 에는 노드 (N10) 의 전위가 기준 전압 (VEL) 과 동등해지는 전류가 흐른다. 즉, 저항 (13) 에 흐르는 전류를 기준 전류 (Iref) 와 같아지도록 설정하기 위해서 이러한 저항 (13) 의 저항치 (R) 를 R=VEL/Iref 라고 하면 된다. 이 때, 연산 증폭기 (11) 로부터 PMOS (12) 의 게이트에 인가되는 전압이 기준 전류 (Iref) 를 흐르게 하기 위한 바이어스 전압 (VB) 이 된다.
한편, 각 정전류 구동부 (20i) (단, i=1∼n) 는 동일한 회로 구성으로, 전원 전위 (VDD) 와 전류 출력 단자 사이에 직렬로 접속된 PMOS (21, 22) 를 갖는다. 정전류 구동부 (20i) 의 PMOS (21) 게이트에는 미도시한 표시 제어부로부터, EL 표시 패널에 부여하는 구동 전류 (OUTi) 의 시간을 제어하여 표시 화소의 휘도를 변화시키기 위해, 펄스 폭 변조된 입력 신호 (PWi) 가 부여된다. 또한, PMOS (22) 게이트에는 PMOS (22) 에 기준 전류 (Iref) 에 비례한 전류를 흐르게 하기 위한 바이어스 전압 (VB) 이 바이어스 전압 생성부 (10) 로부터 부여된다.
따라서, 각 정전류 구동부 (20i) 에서는 입력 신호 (PWi) 에 의해 PMOS (21) 가 온 상태로 된 기간에, 각 PMOS (22i) 로부터 기준 전류 (Iref) 에 비례한 크기의 구동 전류 (OUTi) 가 출력된다. 따라서, EL 표시 패널의 각 표시 전극에는 입력 신호 (PWi) 의 펄스 폭에 대응하는 휘도의 표시가 실시된다.
또한, 상기 특허문헌 2 에는 하나의 디스플레이 패널을 복수의 전류 드라이버로 구동하는 경우에, 전류 드라이버의 출력 전류 편차를 억제하기 위해, 각 전류 드라이버가 참고 전류 생성 유닛과 전류 미러 유닛을 구비하고, 참고 전류 생성 유닛이 전류 조정 파라미터에 의해 전류를 생성하고, 전류 미러 유닛이 전류 복제 파라미터에 의해 참고 전류를 생성하고, 이러한 참고 전류를 다음의 전류 드라이버로 보내서 그 전류 드라이버의 참고 전류 생성 유닛의 입력 전류로 하는 전류 구동 시스템이 기재되어 있다.
그러나, 상기 전류 구동 회로는 다음과 같은 과제가 있다.
각 정전류 구동부 (20i) 에 공급하는 전원 전위 (VDD) 는 동일한 전위일 것이 요구된다. 그러나, 전원부로부터 각 정전류 구동부 (20i) 까지의 전원 배선 에는 저항이 존재하기 때문에, 각 정전류 구동부 (20i) 에 실제로 부여되는 전원 전위 (VDD) 는 출력 전류에 의한 전압 강하 때문에 저하된다. 특히, 전원부로부터 멀어짐에 따라 전압 강하는 커지기 때문에, 각 정전류 구동부 (20i) 에 부여되는 전원 전위 (VDD) 도 일정하지 않게 된다.
전원 전위 (VDD) 가 저하되면, 각 정전류 구동부 (20i) 에 있어서의 PMOS (22) 의 소스와 게이트 사이의 전압 (Vgs) (이하, 단지 「게이트 전압 (Vg)」 이라고 함) 이 감소한다. PMOS (22) 의 게이트 전압 (Vg) 의 감소에 의해, 전원 전위 (VDD) 의 저하가 큰 정전류 구동부 (20i) 일수록 구동 전류 (OUTi) 의 감소가 커진다.
한편, 정전류 구동부로서 바람직한 특성은, 구동 전류 (OUT) 가 전류 출력 단자의 전압에 의존하지 않는 것이다. 따라서, PMOS (22) 는 드레인 전압 (Vd) 의 변화에 대해 드레인 전류 (Id) 의 변화가 작은 포화 영역에서 사용한다. 통상의 트랜지스터에서는 게이트 전압 (Vg) 을 높게 하면 선형 영역이 넓어지고, 포화 영역으로 되는 드레인 전압이 높아진다. 따라서, PMOS (22) 의 게이트 전압 (Vg) 은 낮은 전압으로 설정된다.
이와 같이, 정전류 특성을 획득하기 위해 PMOS (22) 의 게이트 전압 (Vg) 을 낮게 설정하면, 전원 전위 (VDD) 가 저하했을 때에 구동 전류 (OUT) 의 감소가 커진다는 상반된 상태가 발생하여, 구동 전류의 편차를 억제하는 것이 곤란하였다.
또한, 제조 과정에 있어서의 프로세스 조건의 불균일성 때문에 각 정전류 구동부 (20i) 중의 PMOS (22) 의 임계치 전압 (Vt) 에 편차가 발생하면, 이러한 임계 치 전압 (Vt) 의 편차에 의해서도 구동 전류 (OUTi) 가 크게 변동된다는 과제가 있었다.
본 발명은, 전원 배선에 의한 전압 강하나 제조 프로세스의 편차 영향을 억제하고, 복수의 정전류 구동부로부터 동일한 크기의 구동 전류를 공급할 수 있는 전류 구동 회로를 구성하는 것을 목적으로 한다.
본 발명은, 기준 전압에 기초하여 소정의 기준 전류를 흐르게 하기 위한 바이어스 전압을 생성하는 바이어스 전압 생성부, 및 바이어스 전압에 기초하여 기준 전류에 비례한 구동 전류를 출력하는 복수의 정전류 구동부를 구비한 전류 구동 회로에서, 각 정전류 구동부를 다음과 같이 구성한 것을 특징으로 한다.
즉, 각 정전류 구동부는 제 1 전원 전위와 제 1 노드 사이에 접속되고, 바이어스 전압에 의해 도통 상태가 제어되는 제 1 도전형의 제 1 트랜지스터, 제 2 전원 전위와 상기 제 1 노드 사이에 접속되고 제 1 노드의 전위에 의해 도통 상태가 제어되는 제 2 도전형의 제 2 트랜지스터, 및 전류 출력 단자와 제 2 전원 전위 사이에 접속되고 제 2 트랜지스터에 대해 전류 미러 회로를 구성하는 제 3 트랜지스터를 구비한다.
발명을 실시하기 위한 최선의 형태
전류 구동 회로의 바이어스 전압 생성부는, 제 1 입력 단자에 기준 전압이 부여되고, 제 2 입력 단자가 제 2 노드에 접속되어 출력측으로부터 바이어스 전압을 출력하는 연산 증폭기, 제 1 전원 전위와 제 3 노드 사이에 접속되고 바이어스 전압에 의해 도통 상태가 제어되는 제 1 도전형의 제 4 트랜지스터, 제 2 전원 전위와 제 3 노드 사이에 접속되고 제 3 노드의 전위에 의해 도통 상태가 제어되는 제 2 도전형의 제 5 트랜지스터, 제 2 노드와 제 2 전원 전위 사이에 접속되고 제 5 트랜지스터에 대해 전류 미러 회로를 구성하는 제 6 트랜지스터, 및 제 2 노드와 제 1 전원 전위 사이에 접속된 저항으로 구성된다.
또한, 제 1 및 제 4 트랜지스터, 제 2 및 제 5 트랜지스터, 및 제 3 및 제 6 트랜지스터를 각각 동일한 치수 및 형상으로 구성하고, 또한 이들의 제 1 내지 제 6 의 트랜지스터를, 동일한 프로세스 조건으로 동시에 형성한다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 이하의 바람직한 실시예의 설명을 첨부 도면과 대조하면, 더욱 분명해질 것이다. 다만, 도면은 오로지 설명을 위한 것으로서 본 발명의 범위를 한정하는 것은 아니다.
제 1 실시예
도 1 은 본 발명의 제 1 실시예를 나타내는 전류 구동 회로의 구성도이고, 도 2 중의 요소와 공통인 요소에는 공통의 부호가 부여된다.
이러한 전류 구동 회로는 예를 들어, 유기 EL 표시 패널에 구동용의 전류를 공급하는 것으로, 기준 전류 (Iref) (예를 들어, 30㎂) 에 대응한 기준 바이어스 전압 (VB) 을 생성하는 바이어스 전압 생성부 (10), 및 이러한 바이어스 전압 생성부 (10) 에서 생성된 바이어스 전압 (VB) 에 기초하여 구동 전류 (OUTi) (단, i=1∼n) 를 공급하는 복수의 정전류 구동부 (20Ai) 로 구성된다.
바이어스 전압 생성부 (10) 는 도 2 중의 것과 동일한 구성으로, 반전 입력 단자에 기준 전압 (VEL) (예를 들어, 5V) 이 부여되는 연산 증폭기 (11) 를 갖고, 이러한 연산 증폭기 (11) 의 출력측이 PMOS (12) 의 게이트에 접속된다. PMOS (12) 의 소스는 전원 전위 (VDD) (예를 들어, 20V) 에 접속되고, 드레인은 노드 (N10) 에 접속된다. 노드 (N10) 는 연산 증폭기 (11) 의 비반전 입력 단자에 접속됨과 함께, 저항 (13) 을 통해 접지 전위 (GND) 에 접속된다. 그리고, 연산 증폭기 (11) 로부터 PMOS (12) 의 게이트에 인가되는 전압이 바이어스 전압 (VB) 으로서 각 정전류 구동부 (20Ai) 에 부여된다.
한편, 각 정전류 구동부 (20Ai) 는 동일한 회로 구성으로서, 전원 전위 (VDD) 와 노드 (N20) 사이에 접속되어 입력 신호 (PWi) 에 의해 온·오프 제어되는 PMOS (21) 를 갖는다. 입력 신호 (PWi) 는 미도시한 표시 제어부로부터 부여되고, EL 표시 패널에 부여되는 구동 전류 (OUTi) 의 시간을 제어하여 표시 화소의 휘도를 변화시키기 위한 신호이다.
접지 전위 (GND) 와 노드 (N21) 사이에는 N 채널 MOS 트랜지스터 (이하, 「NMOS」 라 함) (23) 가 접속되고, 노드 (N21) 와 노드 (N20) 사이에 PMOS (24) 가 접속된다. NMOS (23) 의 게이트에는 바이어스 전압 생성부 (10) 로부터 바이어스 전압 (VB) 이 부여되도록 되어 있다. 또한, NMOS (23) 과 바이어스 전압 생성부 (10) 의 PMOS (12) 는 동일한 바이어스 전압 (VB) 이 부여되었을 때에 동일한 크기의 전류가 흐르도록 설정된다.
또한, 노드 (N20) 에는 전류 출력용의 PMOS (25) 의 소스가 접속되고, 이러한 PMOS (25) 의 드레인이 구동 전류 (OUTi) 를 출력하는 전류 출력 단자에 접속된다. PMOS (24, 25) 의 게이트는 노드 (N21) 에 접속되고, 이들의 PMOS (24, 25) 가 예를 들어, 전류비가 1:10 의 전류 미러 회로를 구성하도록 되어 있다.
여기에서, NMOS (23) 에는 증폭률이 적은 것을 사용하고, 높은 게이트 전압 (Vg) 에서 사용한다. 한편, PMOS (25) 에는 증폭률이 큰 것을 사용하고, 게이트 전압 (Vg) 을 낮게 하여 드레인 전압 (Vd) 의 변화에 대한 드레인 전류 (Id) 의 변화가 적은 포화 영역에서 동작하도록 설정한다.
다음으로 동작을 설명한다.
바이어스 전압 생성부 (10) 에서, 연산 증폭기 (11) 의 반전 입력 단자에 기준 전압 (VEL) 이 부여되면, 이러한 연산 증폭기 (11) 의 출력측으로부터 PMOS (12) 및 노드 (N10) 를 통해 비반전 입력 단자에 이르는 피드백 루프에 의해, 노드 (N10) 의 전위는 기준 전압 (VEL) 과 같게 된다. 이에 의해, 저항 (13) 에는 노드 (N10) 의 전위가 기준 전압 (VEL) 과 같아지는 전류가 흐른다. 즉, 저항 (13) 의 저항치 (R) 를 R=VEL/Iref (=167kΩ) 라고 한다면, 이러한 저항 (13) 에 흐르는 전류는 기준 전류 (Iref) 와 동등해진다. 이 때, 연산 증폭기 (11) 로부터 출력되는 전압이 기준 전류 (Iref) 를 흐르게 하기 위한 기준의 바이어스 전압 (VB) 이 된다.
각 정전류 구동부 (20Ai) 에서는 입력 신호 (PWi) 에 의해 PMOS (21) 가 온 상태로 되면, 바이어스 전압 생성부 (10) 로부터 부여되는 바이어스 전압 (VB) 에 의해, NMOS (23) 에 기준 전류 (Iref) 와 동일한 크기의 전류 (Ib) 가 흐른다. NMOS (23) 의 증폭률은 작은 값으로 설정되어 있기 때문에, 이러한 NMOS (23) 의 게이트 전압은 증폭률을 크게 설정한 경우에 비해 높은 전압이 된다.
NMOS (23) 에 흐르는 전류 (Ib) 는 PMOS (21, 24) 를 경유하여 전원 전위 (VDD) 로부터 공급된다. 여기에서 PMOS (24) 의 임계치 전압을 Vt, 증폭도를 β 라고 하면, 이러한 PMOS (24) 의 게이트 전압 (Vg) 과 전류 (Ib) 의 관계는 간이하게 다음 식으로 표시된다.
Ib=β×(Vg-Vt)2/2
이상의 식에서 결정되는 PMOS (24) 의 게이트 전압 (Vg) 은 PMOS (25) 의 게이트에도 인가된다. 여기에서, PMOS (25) 의 증폭도를 PMOS (24) 의 증폭도의 N 배로 하면, PMOS (25) 의 증폭도는 N×β 이다. 따라서, PMOS (25) 에 흐르는 구동 전류 (OUT) 는 다음 식으로 표시된다.
OUT=N×β×(Vg-Vt)2/2
=N×Ib
PMOS (24, 25) 는 레이아웃 상에서, 인접하여 배치되기 때문에, 게이트 전압 (Vg) 과 임계치 전압 (Vt) 의 프로세스 변동은 상쇄되고, 구동 전류 (OUT) 에는 N×기준 전류 (Iref) 로 표시되는 전류가 출력된다. 이 경우에, N=10 으로 설정되어 있으므로, 구동 전류 (OUT) 는 300㎂ 로 된다.
전술한 바와 같이, 이러한 제 1 실시예의 전류 구동 회로는 정전류 구동부 (20A) 로부터 출력되는 구동 전류 (OUT) 가 PMOS (24, 25) 의 임계치 전압 (Vt) 의 변동이나 게이트 전압 (Vg) 의 변동의 영향을 받지 않기 때문에, 다음과 같은 효과가 있다.
(1) 전원 배선의 저항에 의한 전원 전위 (VDD) 의 저하가 있어도, 구동 전류 (OUT) 의 변동을 억제할 수 있다.
(2) 제조 프로세스의 불균일성에 의한 임계치 전압 (Vt) 의 편차가 있어도, 구동 전류 (OUT) 의 변동은 억제된다.
또한, 구동 전류 (OUT) 를 결정하는 바이어스 전압 (VB) 은 높은 전압으로 설정되므로, NMOS (23) 의 게이트 전압의 변동이 발생해도, 그 변동의 바이어스 전압 (VB) 에 대한 비율이 적기 때문에, 구동 전류 (OUT) 의 편차를 억제할 수 있다.
제 2 실시예
도 3 은 본 발명의 제 2 실시예를 나타내는 바이어스 전압 생성부의 구성도이다.
이러한 바이어스 전압 생성부 (10A) 는 도 1 중의 바이어스 전압 생성부 (10) 를 대신하여 형성된 것으로, 도 1 중의 요소와 공통의 요소에는 공통의 부호가 부여된다.
이러한 바이어스 전압 생성부 (10A) 는 비반전 입력 단자에 기준 전압 (VEL) 이 부여되는 연산 증폭기 (11) 를 갖고, 연산 증폭기 (11) 의 출력측이 NMOS (14) 의 게이트에 접속된다. NMOS (14) 의 소스는 접지 전위 (GND) 에 접속되고, 드레인은 노드 (N11) 에 접속된다. 노드 (N11) 에는 PMOS (15) 의 드레인이 접속 되고, 이러한 PMOS (15) 의 소스가 노드 (N12) 에 접속된다. 노드 (N12) 는 게이트가 접지 전위 (GND) 에 접속되어 온 상태로 설정된 PMOS (16) 를 통해 전원 전위 (VDD) 에 접속된다.
또한, 노드 (N12) 는 PMOS (17) 를 통해 노드 (N13) 에 접속되고, 이러한 노드 (N13) 가 연산 증폭기 (11) 의 반전 입력 단자에 접속됨과 함께, 저항 (18) 을 통해 접지 전위 (GND) 에 접속된다. PMOS (15, 17) 의 게이트는 노드 (N11) 에 접속되고, 이들의 PMOS (15, 17) 가 전류 미러 회로를 구성한다. 또한, 이들의 NMOS (14), PMOS (15, 16, 17) 의 회로 구성은 정전류 구동부 (20Ai) 의 구성과 완전히 동일하다. 즉, NMOS (14) 는 정전류 구동부 (20Ai) 의 NMOS (23) 에 대응하고, PMOS (15, 16, 17) 는 정전류 구동부 (20Ai) 의 PMOS (24, 21, 25) 에 각각 대응한다. 또한, 대응하는 각 트랜지스터는 동일한 치수 및 구조로 구성되고, 제조 프로세스도 동일 조건으로 동시에 형성된다.
이하, 이러한 바이어스 전압 생성부 (10A) 의 동작을 설명한다.
예를 들어, NMOS (14) 의 게이트 전압 (바이어스 전압 (VB)) 이 상승한 것으로 한다. 이에 의해, NMOS (14) 와 PMOS (15) 에 흐르는 전류가 증가한다. PMOS (15) 에 흐르는 전류가 증가하면, 이 PMOS (15) 에 대해 전류 미러 회로를 구성하는 PMOS (17) 에 흐르는 전류도 비례하여 증가한다.
PMOS (17) 에 흐르는 전류가 증가하면, 이 PMOS (17) 에 직렬접속된 저항 (18) 에 있어서의 전압 강하가 증가하고, 노드 (N13) 의 전위가 상승한다. 노드 (N13) 는 연산 증폭기 (11) 의 반전 입력 단자에 접속되어 있기 때문에, 이 연 산 증폭기 (11) 의 출력 전압 (즉, 바이어스 전압 (VB)) 은 저하한다.
이러한 피드백 동작에 의해, 연산 증폭기 (11) 의 반전 입력 단자의 전위 (즉, 노드 (N13) 의 전위) 는 비반전 입력 단자의 기준 전압 (VEL) 과 동등해진다. 이에 의해, 저항 (18) 에는 노드 (N13) 의 전위가 기준 전압 (VEL) 과 동등해지는 전류가 흐른다. 즉, 저항 (18) 의 저항치 (R) 를 R=VEL/Iref 라고 하면, 이 저항 (18) 에 흐르는 전류는 기준 전류 (Iref) 와 같아진다. 이 때, 연산 증폭기 (11) 로부터 출력되는 전압이 기준 전류 (Iref) 를 흐르게 하기 위한 기준의 바이어스 전압 (VB) 이 된다.
한편, 바이어스 전압 생성부 (10A) 로부터 공통의 바이어스 전압 (VB) 이 부여되는 각 정전류 구동부 (20Ai) 는 바이어스 전압 생성부 (10A) 의 출력측과 완전히 동일한 회로 구성으로 되어 있고, 또한 바이어스 전압 생성부 (10A) 와 동시에 동일한 제조 프로세스에 의해 동일 조건으로 형성된다. 따라서, 각 정전류 구동부 (20Ai) 로부터 출력되는 구동 전류 (OUTi) 는 기준 전류 (Iref) 와 동등해진다.
이상과 같이, 제 2 실시예의 전류 구동 회로는 바이어스 전압 생성부 (10A) 의 기준 전류 출력용의 회로 구성을 정전류 구동부 (20A) 와 동일한 회로 구성으로 하고, 또한 동일한 프로세스 조건으로 형성한다. 따라서, 제 1 실시예의 효과에 추가하여 바이어스 전압 생성부 (10A) 에서 설정된 기준 전류 (Iref) 와 각 정전류 구동부 (20A) 로부터 출력되는 구동 전류 (OUTi) 의 오차를 없앨 수 있다는 효과가 있다.
또한, 본 발명은 전술한 실시예에 한정되지 않고, 여러 가지의 변형이 가능하다. 이러한 변형 예로서 예를 들어, 다음과 같은 것들이 있다.
(1) 실시예에서는 유기 EL 표시 패널 구동용의 전류 구동 회로로서, 전압, 전류 등의 값을 예시하였지만, 표시 패널 등에 한정되지 않고, 복수의 회로에 동일한 구동 전류를 공급하는 전류 구동 회로로서 적용할 수 있다.
(2) 정전류 구동부 (20A) 는 구동 전류의 온, 오프 제어용의 PMOS (21) 를 갖고 있지만, 연속하여 구동 전류를 공급하는 용도의 경우에는 이러한 PMOS (21) 은 불필요하다. 그 경우에, 도 3 에 있어서의 PMOS (16) 도 불필요하게 된다.
(3) 제 1 실시예의 바이어스 전압 생성부 (10) 의 구성은, 예시한 것에 한정되지 않는다.
(4) 구동 전류의 방향이 역인 경우에, PMOS 와 NMOS 를 교체한 구성으로 할 수도 있다.
본 발명에서는 구동 전류를 결정하는 바이어스 전압을 높은 전압으로 설정할 수 있기 때문에, 제 1 트랜지스터의 입력 전압이 변동해도, 변동된 바이어스 전압에 대한 비율이 작아지고, 구동 전류의 편차가 억제된다. 또한, 구동 전류는 제 2 및 제 3 트랜지스터의 임계치 전압이나 게이트 전압의 변동의 영향을 받지 않기 때문에, 전원 전위의 저하가 있어도 구동 전류의 변동을 억제할 수 있다.

Claims (3)

  1. 기준 전압에 기초하여 소정의 기준 전류를 흐르게 하기 위한 바이어스 전압을 생성하는 바이어스 전압 생성부, 및 상기 바이어스 전압에 기초하여 상기 기준 전류에 비례한 구동 전류를 출력하는 복수의 정전류 구동부를 구비한 전류 구동 회로서,
    상기 각 정전류 구동부는,
    제 1 전원 전위와 제 1 노드 사이에 접속되고, 상기 바이어스 전압에 의해 도통 상태가 제어되는 제 1 도전형의 제 1 트랜지스터;
    제 2 전원 전위와 상기 제 1 노드 사이에 접속되고, 상기 제 1 노드의 전위에 의해 도통 상태가 제어되는 제 2 도전형의 제 2 트랜지스터; 및
    전류 출력 단자와 상기 제 2 전원 전위 사이에 접속되고, 상기 제 2 트랜지스터에 대해 전류 미러 회로를 구성하는 제 3 트랜지스터를 구비하는 것을 특징으로 하는 전류 구동 회로.
  2. 제 1 항에 있어서,
    상기 바이어스 전압 생성부는
    제 1 입력 단자에 상기 기준 전압이 부여되고, 제 2 입력 단자가 제 2 노드에 접속되어 출력측으로부터 상기 바이어스 전압을 출력하는 연산 증폭기;
    상기 제 1 전원 전위와 제 3 노드 사이에 접속되고, 상기 바이어스 전압에 의해 도통 상태가 제어되는 제 1 도전형의 제 4 트랜지스터;
    상기 제 2 전원 전위와 상기 제 3 노드 사이에 접속되고, 상기 제 3 노드의 전위에 의해 도통 상태가 제어되는 제 2 도전형의 제 5 트랜지스터;
    상기 제 2 노드와 상기 제 2 전원 전위 사이에 접속되고, 상기 제 5 트랜지스터에 대해 전류 미러 회로를 구성하는 제 6 트랜지스터; 및
    상기 제 2 노드와 상기 제 1 전원 전위 사이에 접속된 저항을 구비하는 것을 특징으로 하는 전류 구동 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 4 트랜지스터, 상기 제 2 및 제 5 트랜지스터, 및 상기 제 3 및 제 6 트랜지스터는 각각 동일한 치수 및 형상으로 구성되고, 상기 제 1 내지 제 6 의 트랜지스터는 동일한 프로세스 조건으로 동시에 형성된 것을 특징으로 하는 전류 구동 회로.
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