JPH05167362A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH05167362A JPH05167362A JP3328619A JP32861991A JPH05167362A JP H05167362 A JPH05167362 A JP H05167362A JP 3328619 A JP3328619 A JP 3328619A JP 32861991 A JP32861991 A JP 32861991A JP H05167362 A JPH05167362 A JP H05167362A
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Abstract
(57)【要約】
【目的】 出力段ＭＯＳトランジスタのチャネル幅Ｗ対
チャネル長Ｌの比Ｗ／Ｌを大きくすることなく、低抵抗
出力負荷を駆動できるＣＭＯＳ構成の演算増幅器を提供
する。 【構成】 入力信号を差動増幅段５０で差動増幅し、そ
の出力を第１の増幅段６０で増幅し、出力段８０内のＰ
ＭＯＳ８１をオン状態にし、出力端子８３へ電流を出力
する。このとき、差動増幅段５０の出力は、第２の増幅
段７０で増幅され、出力段８０内のＮＭＯＳ８２がオフ
状態へと移行する。ＰＭＯＳ８１の動作時には第１の位
相補償手段９０が、ＮＭＯＳ８２の動作時には第２の位
相補償手段１００がそれぞれ働き、発振を防止する。
チャネル長Ｌの比Ｗ／Ｌを大きくすることなく、低抵抗
出力負荷を駆動できるＣＭＯＳ構成の演算増幅器を提供
する。 【構成】 入力信号を差動増幅段５０で差動増幅し、そ
の出力を第１の増幅段６０で増幅し、出力段８０内のＰ
ＭＯＳ８１をオン状態にし、出力端子８３へ電流を出力
する。このとき、差動増幅段５０の出力は、第２の増幅
段７０で増幅され、出力段８０内のＮＭＯＳ８２がオフ
状態へと移行する。ＰＭＯＳ８１の動作時には第１の位
相補償手段９０が、ＮＭＯＳ８２の動作時には第２の位
相補償手段１００がそれぞれ働き、発振を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（相補型ＭＯ
Ｓトランジスタ）による集積回路上につくられ、アナロ
グ信号の加減算等に用いられるＣＭＯＳ構成の演算増幅
器、特に低抵抗負荷に対しても電源電圧近くまで出力電
圧を出力でき、入力信号の非印加時には消費電力の低い
演算増幅器に関するものである。
Ｓトランジスタ）による集積回路上につくられ、アナロ
グ信号の加減算等に用いられるＣＭＯＳ構成の演算増幅
器、特に低抵抗負荷に対しても電源電圧近くまで出力電
圧を出力でき、入力信号の非印加時には消費電力の低い
演算増幅器に関するものである。
【０００２】
【従来の技術】従来、この種の演算増幅器には、例えば
次のような文献に記載されるものがあり、以下その構成
を図を用いて説明する。 文献；IEEE JOURNAL OF SOLID STATE CIRCUITS、SC-17
[6](1982−12）（米）PAUL R.GRAY AND ROBERT G.MEYER
“モス オペレーショナル アンプリファイヤー デザ
イン ア トゥトリアル オーバビュー(MOS Operation
al Amplifier Design A Tutorial Overview ) ” P．96
9-981 図２は、前記文献に記載された従来の演算増幅器の一構
成例を示す回路図である。この演算増幅器は、逆相入力
端子１１及び正相入力端子１２に供給される入力電圧差
を差動増幅する差動増幅段１０と、該差動増幅段１０の
出力をレベルシフトするレベルシフト段２０と、該レベ
ルシフト段２０の出力により相補的にオン，オフ動作し
て出力端子３３から出力電圧を出力する出力段３０と
を、備えている。さらに、出力端子３３の出力電圧を差
動増幅段１０へ帰還する発振防止用の位相補償手段４０
が設けられている。
次のような文献に記載されるものがあり、以下その構成
を図を用いて説明する。 文献；IEEE JOURNAL OF SOLID STATE CIRCUITS、SC-17
[6](1982−12）（米）PAUL R.GRAY AND ROBERT G.MEYER
“モス オペレーショナル アンプリファイヤー デザ
イン ア トゥトリアル オーバビュー(MOS Operation
al Amplifier Design A Tutorial Overview ) ” P．96
9-981 図２は、前記文献に記載された従来の演算増幅器の一構
成例を示す回路図である。この演算増幅器は、逆相入力
端子１１及び正相入力端子１２に供給される入力電圧差
を差動増幅する差動増幅段１０と、該差動増幅段１０の
出力をレベルシフトするレベルシフト段２０と、該レベ
ルシフト段２０の出力により相補的にオン，オフ動作し
て出力端子３３から出力電圧を出力する出力段３０と
を、備えている。さらに、出力端子３３の出力電圧を差
動増幅段１０へ帰還する発振防止用の位相補償手段４０
が設けられている。
【０００３】差動増幅段１０は、正電源ｖ+ と負電源ｖ
- との間に接続されており、逆相入力端子１１によりゲ
ート制御されるＮチャネルトランジスタ（以下、ＮＭＯ
Ｓという）１３、正相入力端子１２によりゲート制御さ
れるＮＭＯＳ１４、ゲートにバイアス電圧ｖb が印加さ
れて定電流作用をするＮＭＯＳ１５、及び負荷用のＰチ
ャネルＭＯＳトランジスタ（以下、ＰＭＯＳという）１
６，１７より構成されている。レベルシフト段２０は、
正電源ｖ+ と負電源ｖ- 間に直列接続されたＮＭＯＳ２
１，２２より構成されている。出力段３０は、正電源ｖ
+ と負電源ｖ- 間に直列接続されたＰＭＯＳ３１及びＮ
ＭＯＳ３２より構成されている。発振防止用の位相補償
手段４０は、ＮＭＯＳ４１、ＰＭＯＳ４２、及びキャパ
シタ４３，４４より構成されている。
- との間に接続されており、逆相入力端子１１によりゲ
ート制御されるＮチャネルトランジスタ（以下、ＮＭＯ
Ｓという）１３、正相入力端子１２によりゲート制御さ
れるＮＭＯＳ１４、ゲートにバイアス電圧ｖb が印加さ
れて定電流作用をするＮＭＯＳ１５、及び負荷用のＰチ
ャネルＭＯＳトランジスタ（以下、ＰＭＯＳという）１
６，１７より構成されている。レベルシフト段２０は、
正電源ｖ+ と負電源ｖ- 間に直列接続されたＮＭＯＳ２
１，２２より構成されている。出力段３０は、正電源ｖ
+ と負電源ｖ- 間に直列接続されたＰＭＯＳ３１及びＮ
ＭＯＳ３２より構成されている。発振防止用の位相補償
手段４０は、ＮＭＯＳ４１、ＰＭＯＳ４２、及びキャパ
シタ４３，４４より構成されている。
【０００４】この演算増幅器は、入力端子１１，１２に
入力電圧が供給されている有信号時に、出力端子３３に
接続された出力負荷に対して大電流を供給し、入力端子
１１，１２に入力電圧が供給されていない無信号時に
は、出力段３０に流れる電流を小さくするいわゆるＡＢ
級の演算増幅器として動作する。
入力電圧が供給されている有信号時に、出力端子３３に
接続された出力負荷に対して大電流を供給し、入力端子
１１，１２に入力電圧が供給されていない無信号時に
は、出力段３０に流れる電流を小さくするいわゆるＡＢ
級の演算増幅器として動作する。
【０００５】即ち、逆相入力端子１１に対して正相入力
端子１２に正の入力電圧が供給されると、その入力電圧
が差動増幅段１０で差動増幅され、その出力がレベルシ
フト段２０でレベルシフトされた後、該レベルシフト段
２０の出力によって出力段３０内のＰＭＯＳ３１がオン
状態となる。このとき、出力段３０内のＮＭＯＳ３２は
オフ状態へ移行する。そして、正電源ｖ+ から出力段３
０内のＰＭＯＳ３１を介して、出力端子３３へ出力電流
が出力される。
端子１２に正の入力電圧が供給されると、その入力電圧
が差動増幅段１０で差動増幅され、その出力がレベルシ
フト段２０でレベルシフトされた後、該レベルシフト段
２０の出力によって出力段３０内のＰＭＯＳ３１がオン
状態となる。このとき、出力段３０内のＮＭＯＳ３２は
オフ状態へ移行する。そして、正電源ｖ+ から出力段３
０内のＰＭＯＳ３１を介して、出力端子３３へ出力電流
が出力される。
【０００６】この種の演算増幅器において、小さな出力
負荷抵抗に対して電源電圧近くまで出力電圧を出力させ
るためには、出力負荷抵抗に対して大きな電流を流す必
要がある。そのため、出力段３０を構成するＰＭＯＳ３
１及びＮＭＯＳ３２のチャネル幅Ｗ対チャネル長Ｌの比
Ｗ／Ｌを大きくとらなければならない。他の方法とし
て、出力段３０の入力、つまり差動増幅段１０の出力振
幅を大きくすることも考えられるが、該差動増幅段１０
を構成する各トランジスタを飽和領域で動作させるため
に該差動増幅段１０の出力振幅をあまり大きくとること
ができない。従って、図２の演算増幅器では、低抵抗出
力負荷に対して大電流を流すために、Ｗ／Ｌ比を大きく
する方法がとられる。
負荷抵抗に対して電源電圧近くまで出力電圧を出力させ
るためには、出力負荷抵抗に対して大きな電流を流す必
要がある。そのため、出力段３０を構成するＰＭＯＳ３
１及びＮＭＯＳ３２のチャネル幅Ｗ対チャネル長Ｌの比
Ｗ／Ｌを大きくとらなければならない。他の方法とし
て、出力段３０の入力、つまり差動増幅段１０の出力振
幅を大きくすることも考えられるが、該差動増幅段１０
を構成する各トランジスタを飽和領域で動作させるため
に該差動増幅段１０の出力振幅をあまり大きくとること
ができない。従って、図２の演算増幅器では、低抵抗出
力負荷に対して大電流を流すために、Ｗ／Ｌ比を大きく
する方法がとられる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成の演算増幅器では、低抵抗出力負荷に対応するため
に、出力段３０を構成するトランジスタのＷ／Ｌ比を大
きくするので、ＡＢ級の演算増幅器であっても、無信号
時の消費電流の増加が避けられない。しかも、出力段３
０を構成するトランジスタも大きくなるので、集積回路
（以下、ＩＣという）化の際のチップ占有面積の増加も
避けられず、それらを解決することが困難であった。
成の演算増幅器では、低抵抗出力負荷に対応するため
に、出力段３０を構成するトランジスタのＷ／Ｌ比を大
きくするので、ＡＢ級の演算増幅器であっても、無信号
時の消費電流の増加が避けられない。しかも、出力段３
０を構成するトランジスタも大きくなるので、集積回路
（以下、ＩＣという）化の際のチップ占有面積の増加も
避けられず、それらを解決することが困難であった。
【０００８】本発明は、前記従来技術が持っていた課題
として、低抵抗出力負荷を駆動するときに無信号時の消
費電力が増加する点と、ＩＣ化におけるチップ占有面積
の増加という点について解決した演算増幅器を提供する
ものである。
として、低抵抗出力負荷を駆動するときに無信号時の消
費電力が増加する点と、ＩＣ化におけるチップ占有面積
の増加という点について解決した演算増幅器を提供する
ものである。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、入力信号を差動増幅する差動増幅段
と、前記差動増幅段の出力に基づき相補的動作を行うＰ
ＭＯＳ及びＮＭＯＳを有する出力段とを、備えたＣＭＯ
Ｓ構成の演算増幅器において、次のような手段を設けて
いる。即ち、この第１の発明では、前記差動増幅段の出
力を増幅して前記ＰＭＯＳをゲート制御する第１の増幅
段と、前記差動増幅段の出力を増幅して前記ＮＭＯＳを
ゲート制御する第２の増幅段と、前記第１と第２の増幅
段の各出力をそれぞれインピーダンス変換してキャパシ
タにより前記差動増幅段に対してそれぞれ帰還をかける
発振防止用の第１及び第２の位相補償手段とを、設けて
いる。
に、第１の発明は、入力信号を差動増幅する差動増幅段
と、前記差動増幅段の出力に基づき相補的動作を行うＰ
ＭＯＳ及びＮＭＯＳを有する出力段とを、備えたＣＭＯ
Ｓ構成の演算増幅器において、次のような手段を設けて
いる。即ち、この第１の発明では、前記差動増幅段の出
力を増幅して前記ＰＭＯＳをゲート制御する第１の増幅
段と、前記差動増幅段の出力を増幅して前記ＮＭＯＳを
ゲート制御する第２の増幅段と、前記第１と第２の増幅
段の各出力をそれぞれインピーダンス変換してキャパシ
タにより前記差動増幅段に対してそれぞれ帰還をかける
発振防止用の第１及び第２の位相補償手段とを、設けて
いる。
【００１０】第２の発明では、第１の発明の第１及び第
２の増幅段を、ＭＯＳトランジスタを用いたソース接地
による電圧増幅回路でそれぞれ構成する。そして、前記
第１及び第２の位相補償手段内の各インピーダンス変換
を、ソースホロワ段で行う構成にしている。
２の増幅段を、ＭＯＳトランジスタを用いたソース接地
による電圧増幅回路でそれぞれ構成する。そして、前記
第１及び第２の位相補償手段内の各インピーダンス変換
を、ソースホロワ段で行う構成にしている。
【００１１】
【作用】第１の発明によれば、以上のように演算増幅器
を構成したので、入力信号が供給されると、該入力信号
が差動増幅段で差動増幅される。この差動増幅段の出力
は、第１の増幅段で増幅され、出力段内のＰＭＯＳが駆
動される。また、差動増幅段の出力は、第２の増幅段で
増幅された後、出力段内のＮＭＯＳが駆動される。発振
防止用の第１の位相補償手段は、出力段内のＰＭＯＳの
動作時に、第１の増幅段の出力をインピーダンス変換し
てキャパシタにより差動増幅段に対して帰還をかける。
また、発振防止用の第２の位相補償手段は、出力段内の
ＮＭＯＳの動作時に、第２の増幅段の出力をインピーダ
ンス変換した後にキャパシタにより差動増幅段に対して
帰還をかけ、発振を防止する働きがある。
を構成したので、入力信号が供給されると、該入力信号
が差動増幅段で差動増幅される。この差動増幅段の出力
は、第１の増幅段で増幅され、出力段内のＰＭＯＳが駆
動される。また、差動増幅段の出力は、第２の増幅段で
増幅された後、出力段内のＮＭＯＳが駆動される。発振
防止用の第１の位相補償手段は、出力段内のＰＭＯＳの
動作時に、第１の増幅段の出力をインピーダンス変換し
てキャパシタにより差動増幅段に対して帰還をかける。
また、発振防止用の第２の位相補償手段は、出力段内の
ＮＭＯＳの動作時に、第２の増幅段の出力をインピーダ
ンス変換した後にキャパシタにより差動増幅段に対して
帰還をかけ、発振を防止する働きがある。
【００１２】第２の発明では、ソース接地で構成された
第１，第２の増幅段は、利得が大きいので、演算増幅器
の開放利得を大きくして出力負荷への電流供給をより大
きくする働きがある。また、第１，第２の位相補償手段
内のインピーダンス変換をソースホロワ段で行うように
することにより、簡単かつ的確にインピーダンス変換が
行える。従って、前記課題を解決できるのである。
第１，第２の増幅段は、利得が大きいので、演算増幅器
の開放利得を大きくして出力負荷への電流供給をより大
きくする働きがある。また、第１，第２の位相補償手段
内のインピーダンス変換をソースホロワ段で行うように
することにより、簡単かつ的確にインピーダンス変換が
行える。従って、前記課題を解決できるのである。
【００１３】
【実施例】図１は、本発明の一実施例を示す演算増幅器
の回路図である。この演算増幅器は、ＣＭＯＳで構成さ
れ、正相入力端子５１及び逆相入力端子５２の入力電圧
差に応じた差動増幅を行ってノードＮ１へ出力する差動
増幅段５０と、ノードＮ１上の電圧を増幅してノードＮ
２へ出力する第１の増幅段６０と、ノードＮ１上の電圧
を増幅してノードＮ３へ出力する第２の増幅段７０と、
ノードＮ２またはＮ３の電圧によって駆動され出力電圧
を出力端子８３へ出力する出力段８０と、発振防止用の
第１及び第２の位相補償手段９０，１００とを、備えて
いる。第１の位相補償手段は、ノードＮ２の電圧を第１
のソースホロワ段９１及び第１のキャパシタ９２を介し
てノードＮ１へ帰還させる回路で構成されている。第２
の位相補償手段１００は、ノードＮ３の電圧を第２のソ
ースホロワ段１０１及び第２のキャパシタ１０２を介し
てノードＮ１へ帰還させる回路で構成されている。
の回路図である。この演算増幅器は、ＣＭＯＳで構成さ
れ、正相入力端子５１及び逆相入力端子５２の入力電圧
差に応じた差動増幅を行ってノードＮ１へ出力する差動
増幅段５０と、ノードＮ１上の電圧を増幅してノードＮ
２へ出力する第１の増幅段６０と、ノードＮ１上の電圧
を増幅してノードＮ３へ出力する第２の増幅段７０と、
ノードＮ２またはＮ３の電圧によって駆動され出力電圧
を出力端子８３へ出力する出力段８０と、発振防止用の
第１及び第２の位相補償手段９０，１００とを、備えて
いる。第１の位相補償手段は、ノードＮ２の電圧を第１
のソースホロワ段９１及び第１のキャパシタ９２を介し
てノードＮ１へ帰還させる回路で構成されている。第２
の位相補償手段１００は、ノードＮ３の電圧を第２のソ
ースホロワ段１０１及び第２のキャパシタ１０２を介し
てノードＮ１へ帰還させる回路で構成されている。
【００１４】差動増幅段５０は、正電源ｖ+ と負電源ｖ
- 間に接続される回路であり、入力用のＮＭＯＳ５３，
５４、定電流源用のＮＭＯＳ５５、及び負荷用のＰＭＯ
Ｓ５６，５７より構成されている。ＮＭＯＳ５３のゲー
トは正相入力端子５１に接続されると共に、ＮＭＯＳ５
４のゲートが逆相入力端子５２に接続されている。ＮＭ
ＯＳ５３，５４の各ソースは、ＮＭＯＳ５５のドレイン
に共通接続され、そのＮＭＯＳ５５のゲートがバイアス
電圧Ｖｂ１に接続され、さらに該ＮＭＯＳ５５のソース
が負電源ｖ- に接続されている。ＮＭＯＳ５３，５４の
各ドレインは、ＰＭＯＳ５６，５７の各ドレインに接続
され、そのＰＭＯＳ５６，５７の各ソースが正電源ｖ+
に接続されている。ＰＭＯＳ５６，５７の各ゲートは該
ＰＭＯＳ５６のドレインに共通接続され、該ＰＭＯＳ５
７のドレインがノードＮ１に接続されている。
- 間に接続される回路であり、入力用のＮＭＯＳ５３，
５４、定電流源用のＮＭＯＳ５５、及び負荷用のＰＭＯ
Ｓ５６，５７より構成されている。ＮＭＯＳ５３のゲー
トは正相入力端子５１に接続されると共に、ＮＭＯＳ５
４のゲートが逆相入力端子５２に接続されている。ＮＭ
ＯＳ５３，５４の各ソースは、ＮＭＯＳ５５のドレイン
に共通接続され、そのＮＭＯＳ５５のゲートがバイアス
電圧Ｖｂ１に接続され、さらに該ＮＭＯＳ５５のソース
が負電源ｖ- に接続されている。ＮＭＯＳ５３，５４の
各ドレインは、ＰＭＯＳ５６，５７の各ドレインに接続
され、そのＰＭＯＳ５６，５７の各ソースが正電源ｖ+
に接続されている。ＰＭＯＳ５６，５７の各ゲートは該
ＰＭＯＳ５６のドレインに共通接続され、該ＰＭＯＳ５
７のドレインがノードＮ１に接続されている。
【００１５】第１の増幅段６０は、ＰＭＯＳ６１及びＮ
ＭＯＳ６２を用いたソース接地による電圧増幅回路で構
成されている。ＰＭＯＳ６１は、ソースが正電源ｖ
+ に、ゲートがノードＮ１に、ドレインがノードＮ２
に、それぞれ接続されている。ノードＮ２にはＮＭＯＳ
６２のドレインが接続され、該ＮＭＯＳ６２のゲートが
バイアス電圧Ｖｂ１に、ソースが負電源ｖ- にそれぞれ
接続されている。第２の増幅段７０は、第１の増幅段６
０と同様に、ＰＭＯＳ７１及びＮＭＯＳ７２を用いたソ
ース接地による電圧増幅回路で構成されている。ＰＭＯ
Ｓ７１は、ソースが正電源ｖ+ に、ゲートがノードＮ１
に、ドレインがノードＮ３に、それぞれ接続されてい
る。ノードＮ３には、ＮＭＯＳ７２のドレインが接続さ
れ、そのゲートがバイアス電圧Ｖｂ１に、ソースが負電
源ｖ- にそれぞれ接続されている。
ＭＯＳ６２を用いたソース接地による電圧増幅回路で構
成されている。ＰＭＯＳ６１は、ソースが正電源ｖ
+ に、ゲートがノードＮ１に、ドレインがノードＮ２
に、それぞれ接続されている。ノードＮ２にはＮＭＯＳ
６２のドレインが接続され、該ＮＭＯＳ６２のゲートが
バイアス電圧Ｖｂ１に、ソースが負電源ｖ- にそれぞれ
接続されている。第２の増幅段７０は、第１の増幅段６
０と同様に、ＰＭＯＳ７１及びＮＭＯＳ７２を用いたソ
ース接地による電圧増幅回路で構成されている。ＰＭＯ
Ｓ７１は、ソースが正電源ｖ+ に、ゲートがノードＮ１
に、ドレインがノードＮ３に、それぞれ接続されてい
る。ノードＮ３には、ＮＭＯＳ７２のドレインが接続さ
れ、そのゲートがバイアス電圧Ｖｂ１に、ソースが負電
源ｖ- にそれぞれ接続されている。
【００１６】出力段８０は、ＰＭＯＳ８１及びＮＭＯＳ
８２で構成され、該ＰＭＯＳ８１のソースが正電源ｖ+
に、ゲートがノードＮ２に、ドレインが出力端子８３
に、それぞれ接続されている。出力端子８３にはＮＭＯ
Ｓ８２のドレインが接続され、そのゲートがノードＮ３
に、ソースが負電源ｖ-にそれぞれ接続されている。
８２で構成され、該ＰＭＯＳ８１のソースが正電源ｖ+
に、ゲートがノードＮ２に、ドレインが出力端子８３
に、それぞれ接続されている。出力端子８３にはＮＭＯ
Ｓ８２のドレインが接続され、そのゲートがノードＮ３
に、ソースが負電源ｖ-にそれぞれ接続されている。
【００１７】第１の位相補償手段９０内の第１のソース
ホロワ段９１は、ＮＭＯＳ９１ａ，９１ｂで構成され、
該ＮＭＯＳ９１ａのドレインが正電源ｖ+に接続され、
ソース及びサブストレートが第１のキャパシタ９２を介
してノードＮ１に接続されている。ＮＭＯＳ９１ａのソ
ースはＮＭＯＳ９１ｂのドレインに接続され、該ＮＭＯ
Ｓ９１ｂのゲートがバイアス電圧Ｖｂ１に、ソースが負
電源ｖ- にそれぞれ接続されている。第２の位相補償手
段１００内の第２のソースホロワ段１０１は、ＰＭＯＳ
１０１ａ，１０１ｂで構成され、該ＰＭＯＳ１０１ａの
ソースが正電源ｖ+ に、ゲートがバイアス電圧Ｖｂ２に
それぞれ接続され、さらにドレインが第２のキャパシタ
１０２を介してノードＮ１に接続されている。ＰＭＯＳ
１０１ａのドレインはＰＭＯＳ１０１ｂのソースに接続
され、該ＰＭＯＳ１０１ｂのゲートがノードＮ３に、ド
レインが負電源ｖ- にそれぞれ接続されている。
ホロワ段９１は、ＮＭＯＳ９１ａ，９１ｂで構成され、
該ＮＭＯＳ９１ａのドレインが正電源ｖ+に接続され、
ソース及びサブストレートが第１のキャパシタ９２を介
してノードＮ１に接続されている。ＮＭＯＳ９１ａのソ
ースはＮＭＯＳ９１ｂのドレインに接続され、該ＮＭＯ
Ｓ９１ｂのゲートがバイアス電圧Ｖｂ１に、ソースが負
電源ｖ- にそれぞれ接続されている。第２の位相補償手
段１００内の第２のソースホロワ段１０１は、ＰＭＯＳ
１０１ａ，１０１ｂで構成され、該ＰＭＯＳ１０１ａの
ソースが正電源ｖ+ に、ゲートがバイアス電圧Ｖｂ２に
それぞれ接続され、さらにドレインが第２のキャパシタ
１０２を介してノードＮ１に接続されている。ＰＭＯＳ
１０１ａのドレインはＰＭＯＳ１０１ｂのソースに接続
され、該ＰＭＯＳ１０１ｂのゲートがノードＮ３に、ド
レインが負電源ｖ- にそれぞれ接続されている。
【００１８】次に、図１の動作（ａ），（ｂ）について
説明する。 （ａ） 出力負荷への電流供給動作 逆相入力端子５２に対して正相入力端子５１に正の入力
電圧が印加されると、差動増幅段５０では入力電圧と同
相（正方向）で該入力電圧を増幅してノードＮ１へ出力
する。第１の増幅段６０では、ノードＮ１の電圧変化分
を逆相（負方向）で増幅し、ノードＮ２を介して出力段
８０内のＰＭＯＳ８１のゲートへ出力する。これによ
り、ＰＭＯＳ８１のゲート・ソース間電圧が大きくな
り、出力端子８３に接続される出力負荷に電流を供給す
る。このＰＭＯＳ８１の動作領域では、第１の増幅段６
０の出力側ノードＮ２の電圧が、第１の位相補償手段９
０内の第１のソースホロワ段９１でインピーダンス変換
され、第１のキャパシタ９２によって差動増幅段５０の
出力側ノードＮ１へ帰還される。
説明する。 （ａ） 出力負荷への電流供給動作 逆相入力端子５２に対して正相入力端子５１に正の入力
電圧が印加されると、差動増幅段５０では入力電圧と同
相（正方向）で該入力電圧を増幅してノードＮ１へ出力
する。第１の増幅段６０では、ノードＮ１の電圧変化分
を逆相（負方向）で増幅し、ノードＮ２を介して出力段
８０内のＰＭＯＳ８１のゲートへ出力する。これによ
り、ＰＭＯＳ８１のゲート・ソース間電圧が大きくな
り、出力端子８３に接続される出力負荷に電流を供給す
る。このＰＭＯＳ８１の動作領域では、第１の増幅段６
０の出力側ノードＮ２の電圧が、第１の位相補償手段９
０内の第１のソースホロワ段９１でインピーダンス変換
され、第１のキャパシタ９２によって差動増幅段５０の
出力側ノードＮ１へ帰還される。
【００１９】一方、出力段８０内のＮＭＯＳ８２につい
て説明すると、第２の増幅段７０が、差動増幅段５０の
出力側ノードＮ１の電圧変化分を逆相（負方向）で増幅
し、ノードＮ３を介して該ＮＭＯＳ８２のゲートへ出力
する。すると、ＮＭＯＳ８２のゲート・ソース間電圧が
小さくなり、該ＮＭＯＳ８２のドレイン電流が小さくな
る。
て説明すると、第２の増幅段７０が、差動増幅段５０の
出力側ノードＮ１の電圧変化分を逆相（負方向）で増幅
し、ノードＮ３を介して該ＮＭＯＳ８２のゲートへ出力
する。すると、ＮＭＯＳ８２のゲート・ソース間電圧が
小さくなり、該ＮＭＯＳ８２のドレイン電流が小さくな
る。
【００２０】（ｂ） 出力負荷からの電流吸引動作 逆相入力端子５２に対して正相入力端子５１に負の入力
電圧が印加されると、その入力電圧が差動増幅段５０に
よって逆相（逆方向）に増幅され、ノードＮ１から出力
される。ノードＮ１の電圧は、第２の増幅段７０で増幅
され、出力段８０内のＮＭＯＳ８２がオン状態になると
共に、第１の増幅段６０の出力によって該出力段８０内
のＰＭＯＳ８１がオフ状態へ移行する。ＮＭＯＳ８２が
オン状態になると、該ＮＭＯＳ８２によって出力端子８
３に接続された出力負荷より電流を吸引して、ＰＭＯＳ
８１のドレイン電流が小さくなる。このＮＭＯＳ８２の
動作領域では、第２の増幅段７０の出力側ノードＮ３の
電圧が、第２の位相補償手段１００内の第２のソースホ
ロワ段１０１でインピーダンス変換された後、第２のキ
ャパシタ１０２によって差動増幅段５０の出力側ノード
Ｎ１へ帰還される。そのため、演算増幅器の発振動作を
的確に防止できる。
電圧が印加されると、その入力電圧が差動増幅段５０に
よって逆相（逆方向）に増幅され、ノードＮ１から出力
される。ノードＮ１の電圧は、第２の増幅段７０で増幅
され、出力段８０内のＮＭＯＳ８２がオン状態になると
共に、第１の増幅段６０の出力によって該出力段８０内
のＰＭＯＳ８１がオフ状態へ移行する。ＮＭＯＳ８２が
オン状態になると、該ＮＭＯＳ８２によって出力端子８
３に接続された出力負荷より電流を吸引して、ＰＭＯＳ
８１のドレイン電流が小さくなる。このＮＭＯＳ８２の
動作領域では、第２の増幅段７０の出力側ノードＮ３の
電圧が、第２の位相補償手段１００内の第２のソースホ
ロワ段１０１でインピーダンス変換された後、第２のキ
ャパシタ１０２によって差動増幅段５０の出力側ノード
Ｎ１へ帰還される。そのため、演算増幅器の発振動作を
的確に防止できる。
【００２１】以上のように、本実施例では、差動増幅段
５０と出力段８０内のＰＭＯＳ８１との間に、ソース接
地による利得の大きな第１の増幅段６０を設け、該差動
増幅段５０と該出力段８０内のＮＭＯＳ８２との間に、
ソース接地による利得の大きな第２の増幅段７０を設け
たので、演算増幅器の開放利得を大きくできる。そのた
め、出力段８０内のＰＭＯＳ８１及びＮＭＯＳ８２のＷ
／Ｌ比を大きくとらなくても、出力端子８３側の出力負
荷に大電流が流せるので、ＩＣ化の際にチップ占有面積
の増加を抑えられる。さらに、位相補償手段も、出力用
ＰＭＯＳ８１の動作領域で動作する第１の位相補償手段
９０と、出力用ＮＭＯＳ８２の動作領域で動作する第２
の位相補償手段１００との、２系統であるので、発振も
しない安定な演算増幅器が得られる。
５０と出力段８０内のＰＭＯＳ８１との間に、ソース接
地による利得の大きな第１の増幅段６０を設け、該差動
増幅段５０と該出力段８０内のＮＭＯＳ８２との間に、
ソース接地による利得の大きな第２の増幅段７０を設け
たので、演算増幅器の開放利得を大きくできる。そのた
め、出力段８０内のＰＭＯＳ８１及びＮＭＯＳ８２のＷ
／Ｌ比を大きくとらなくても、出力端子８３側の出力負
荷に大電流が流せるので、ＩＣ化の際にチップ占有面積
の増加を抑えられる。さらに、位相補償手段も、出力用
ＰＭＯＳ８１の動作領域で動作する第１の位相補償手段
９０と、出力用ＮＭＯＳ８２の動作領域で動作する第２
の位相補償手段１００との、２系統であるので、発振も
しない安定な演算増幅器が得られる。
【００２２】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 第１及び第２のソースホロワ段９１，１０１
は、簡単な回路構成でインピーダンス変換が行える利点
を有するが、これを他のインピーダンス変換手段で構成
してもよい。 （ii） 負電源ｖ- は、接地電位としてもよい。また、
図１の負電源ｖ- と正電源ｖ+ とを入れ替え、それに応
じてＮＭＯＳをＰＭＯＳ、ＰＭＯＳをＮＭＯＳに入れ替
える等の回路構成にしても、上記実施例とほぼ同様の利
点が得られる。 （iii) 差動増幅段５０、第１，第２の増幅段６０，７
０、出力段８０、及び第１，第２の位相補償手段９０，
１００内に他の素子を追加する等して回路構成を他の構
成に変更することも可能である。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 第１及び第２のソースホロワ段９１，１０１
は、簡単な回路構成でインピーダンス変換が行える利点
を有するが、これを他のインピーダンス変換手段で構成
してもよい。 （ii） 負電源ｖ- は、接地電位としてもよい。また、
図１の負電源ｖ- と正電源ｖ+ とを入れ替え、それに応
じてＮＭＯＳをＰＭＯＳ、ＰＭＯＳをＮＭＯＳに入れ替
える等の回路構成にしても、上記実施例とほぼ同様の利
点が得られる。 （iii) 差動増幅段５０、第１，第２の増幅段６０，７
０、出力段８０、及び第１，第２の位相補償手段９０，
１００内に他の素子を追加する等して回路構成を他の構
成に変更することも可能である。
【００２３】
【発明の効果】以上詳細に説明したように、第１の発明
にれば、差動増幅段と出力段内のＰＭＯＳとの間に第１
の増幅段を設けると共に、該差動増幅段と該出力段内の
ＮＭＯＳとの間に第２の増幅段を設けたので、該演算増
幅器の開放利得を大きくできる。そのため、出力段を構
成するＰＭＯＳ及びＮＭＯＳのＷ／Ｌ比を大きくとらな
くても、出力負荷に大電流が流せるので、ＩＣ化の際に
チップ占有面積の増加を抑えることができる。しかも、
位相補償手段も、出力段内のＰＭＯＳの動作領域で動作
する第１の位相補償手段と、該出力段内のＮＭＯＳの動
作領域で動作する第２の位相補償手段との、２系統であ
るので、発振もしない安定な演算増幅器が可能となる。
にれば、差動増幅段と出力段内のＰＭＯＳとの間に第１
の増幅段を設けると共に、該差動増幅段と該出力段内の
ＮＭＯＳとの間に第２の増幅段を設けたので、該演算増
幅器の開放利得を大きくできる。そのため、出力段を構
成するＰＭＯＳ及びＮＭＯＳのＷ／Ｌ比を大きくとらな
くても、出力負荷に大電流が流せるので、ＩＣ化の際に
チップ占有面積の増加を抑えることができる。しかも、
位相補償手段も、出力段内のＰＭＯＳの動作領域で動作
する第１の位相補償手段と、該出力段内のＮＭＯＳの動
作領域で動作する第２の位相補償手段との、２系統であ
るので、発振もしない安定な演算増幅器が可能となる。
【００２４】第２の発明によれば、第１，第２の増幅段
をソース接地による電圧増幅回路で構成したので、演算
増幅器の開放利得をより大きくでき、より大きな電流を
出力負荷に流すことが可能となる。しかも、ソースホロ
ワ段でインピーダンス変換を行うので、簡単かつ的確に
演算増幅器の発振を防止できる。
をソース接地による電圧増幅回路で構成したので、演算
増幅器の開放利得をより大きくでき、より大きな電流を
出力負荷に流すことが可能となる。しかも、ソースホロ
ワ段でインピーダンス変換を行うので、簡単かつ的確に
演算増幅器の発振を防止できる。
【図１】本発明の実施例を示す演算増幅器の回路図であ
る。
る。
【図２】従来の演算増幅器の回路図である。
【符号の説明】 ５０ 差動増幅段 ６０，７０ 第１，第２の増幅段 ８０ 出力段 ８１ ＰＭＯＳ ８２ ＮＭＯＳ ９０，１００ 第１，第２の位相補償手段 ９１，１０１ 第１，第２のソースホロワ段 ９２，１０２ 第１，第２のキャパシタ
Claims (2)
- 【請求項１】 入力信号を差動増幅する差動増幅段と、
前記差動増幅段の出力に基づき相補的動作を行うＰチャ
ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ
スタを有する出力段とを、備えたＣＭＯＳ構成の演算増
幅器において、 前記差動増幅段の出力を増幅して前記ＰチャネルＭＯＳ
トランジスタをゲート制御する第１の増幅段と、 前記差動増幅段の出力を増幅して前記ＮチャネルＭＯＳ
トランジスタをゲート制御する第２の増幅段と、 前記第１と第２の増幅段の各出力をそれぞれインピーダ
ンス変換してキャパシタにより前記差動増幅段に対して
それぞれ帰還をかける発振防止用の第１及び第２の位相
補償手段とを、 設けたことを特徴とする演算増幅器。 - 【請求項２】 請求項１記載の演算増幅器において、 前記第１及び第２の増幅段は、ＭＯＳトランジスタを用
いたソース接地による電圧増幅回路でそれぞれ構成し、 前記第１及び第２の位相補償手段内の各インピーダンス
変換はソースホロワ段で行う構成にしたことを特徴とす
る演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328619A JPH05167362A (ja) | 1991-12-12 | 1991-12-12 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328619A JPH05167362A (ja) | 1991-12-12 | 1991-12-12 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167362A true JPH05167362A (ja) | 1993-07-02 |
Family
ID=18212294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3328619A Withdrawn JPH05167362A (ja) | 1991-12-12 | 1991-12-12 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045702A (ja) * | 2003-07-25 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 差動増幅回路および差動増幅回路を搭載したテスト回路 |
| JP2013162483A (ja) * | 2012-02-08 | 2013-08-19 | Asahi Kasei Electronics Co Ltd | 演算増幅器 |
-
1991
- 1991-12-12 JP JP3328619A patent/JPH05167362A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005045702A (ja) * | 2003-07-25 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 差動増幅回路および差動増幅回路を搭載したテスト回路 |
| JP2013162483A (ja) * | 2012-02-08 | 2013-08-19 | Asahi Kasei Electronics Co Ltd | 演算増幅器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |