JP3099788B2 - 演算増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、演算増幅器に関
し、特に出力段にプッシュプル出力回路を用いた演算増
幅器に関する。
し、特に出力段にプッシュプル出力回路を用いた演算増
幅器に関する。
【０００２】
【従来の技術】演算増幅器は、様々な電子回路に用いら
れているが、電力効率を上げ大きな負荷を駆動するため
に出力段にプッシュプル出力回路を用いたものがある。
このような出力段にプッシュプル出力回路を用いた従来
の演算増幅器を図６に示す。
れているが、電力効率を上げ大きな負荷を駆動するため
に出力段にプッシュプル出力回路を用いたものがある。
このような出力段にプッシュプル出力回路を用いた従来
の演算増幅器を図６に示す。
【０００３】この従来の演算増幅器は、図６に示すよう
に差動増幅回路１と、ソースフォロワ６３と、プッシュ
プル出力回路５とから構成されている。
に差動増幅回路１と、ソースフォロワ６３と、プッシュ
プル出力回路５とから構成されている。
【０００４】差動増幅回路１は、差動対として動作する
ＮチャネルＭＯＳトランジスタ１３、１４と、この差動
対に電流を供給する電流源１５と、カレントミラーを構
成するとともに差動対の負荷として動作するＰチャネル
ＭＯＳトランジスタ１１、１２とで構成されている。そ
して、この差動増幅回路１では、ＮチャネルＭＯＳトラ
ンジスタ１３のゲートが反転入力端子（−ＩＮ）に接続
され、ＮチャネルＭＯＳトランジスタ１４のゲートが非
反転入力端子（＋ＩＮ）に接続されている。そして、Ｎ
チャネルＭＯＳトランジスタ１３、１４のそれぞれのソ
ースは共通に接続されグランドとの間に電流源１５が設
けられている。そして、ＰチャネルＭＯＳトランジスタ
１１のゲートとドレインは接続され、ソースは正電源Ｖ
ｄｄに接続され、ドレインはＮチャネルＭＯＳトランジ
スタ１３のドレインに接続されている。また、Ｐチャネ
ルＭＯＳトランジスタ１２のゲートはＰチャネルＭＯＳ
トランジスタ１１のゲートに接続され、ソースは正電源
Ｖｄｄに接続され、ドレインはＮチャネルＭＯＳトラン
ジスタ１４のドレインに接続されている。
ＮチャネルＭＯＳトランジスタ１３、１４と、この差動
対に電流を供給する電流源１５と、カレントミラーを構
成するとともに差動対の負荷として動作するＰチャネル
ＭＯＳトランジスタ１１、１２とで構成されている。そ
して、この差動増幅回路１では、ＮチャネルＭＯＳトラ
ンジスタ１３のゲートが反転入力端子（−ＩＮ）に接続
され、ＮチャネルＭＯＳトランジスタ１４のゲートが非
反転入力端子（＋ＩＮ）に接続されている。そして、Ｎ
チャネルＭＯＳトランジスタ１３、１４のそれぞれのソ
ースは共通に接続されグランドとの間に電流源１５が設
けられている。そして、ＰチャネルＭＯＳトランジスタ
１１のゲートとドレインは接続され、ソースは正電源Ｖ
ｄｄに接続され、ドレインはＮチャネルＭＯＳトランジ
スタ１３のドレインに接続されている。また、Ｐチャネ
ルＭＯＳトランジスタ１２のゲートはＰチャネルＭＯＳ
トランジスタ１１のゲートに接続され、ソースは正電源
Ｖｄｄに接続され、ドレインはＮチャネルＭＯＳトラン
ジスタ１４のドレインに接続されている。
【０００５】この差動増幅回路１は、ＮチャネルＭＯＳ
トランジスタ１４のドレインから出力電圧を出力する。
トランジスタ１４のドレインから出力電圧を出力する。
【０００６】また、ソースフォロワ６３は、ゲートに差
動増幅回路１からの出力電圧を入力し、ドレインが正電
源Ｖｄｄに接続されたＮチャネルＭＯＳトランジスタ６
４と、ＮチャネルＭＯＳトランジスタ６４のソースとグ
ランドとの間に設けられた電流源６５とから構成されて
いる。このソースフォロワ６３は、ゲインを持たずに差
動増幅回路１からの出力電圧を一定の電圧値だけレベル
シフトしてプッシュプル出力回路５に出力する。このレ
ベルシフトする電圧は、ＮチャネルＭＯＳトランジスタ
６４のしきい値電圧Ｖtnと電流源６５の設定されている
電流値により決定される。電流値が大きければこのレベ
ルシフト量は増加し、電圧値が小さければレベルシフト
量は減少する。
動増幅回路１からの出力電圧を入力し、ドレインが正電
源Ｖｄｄに接続されたＮチャネルＭＯＳトランジスタ６
４と、ＮチャネルＭＯＳトランジスタ６４のソースとグ
ランドとの間に設けられた電流源６５とから構成されて
いる。このソースフォロワ６３は、ゲインを持たずに差
動増幅回路１からの出力電圧を一定の電圧値だけレベル
シフトしてプッシュプル出力回路５に出力する。このレ
ベルシフトする電圧は、ＮチャネルＭＯＳトランジスタ
６４のしきい値電圧Ｖtnと電流源６５の設定されている
電流値により決定される。電流値が大きければこのレベ
ルシフト量は増加し、電圧値が小さければレベルシフト
量は減少する。
【０００７】よって、ソースフォロワ６３から出力され
る電圧は、最高でも（差動増幅回路１の出力電圧−しき
い値電圧Ｖtn）となる。
る電圧は、最高でも（差動増幅回路１の出力電圧−しき
い値電圧Ｖtn）となる。
【０００８】また、プッシュプル出力回路５は、差動増
幅回路１からの出力電圧をゲートに入力し、ソースが正
電源Ｖｄｄに接続され、ドレインが出力端子（ＯＵＴ）
に接続されたＰチャネルＭＯＳ出力段トランジスタ２１
と、ソースフォロワ６３からの出力電圧をゲートに入力
し、ソースがグランドに接続され、ドレインが出力端子
（ＯＵＴ）に接続されたＮチャネルＭＯＳ出力段トラン
ジスタ２２と、ＰチャネルＭＯＳ出力段トランジスタ２
１のゲートと出力端子（ＯＵＴ）との間に設けられたコ
ンデンサ２３とから構成されている。
幅回路１からの出力電圧をゲートに入力し、ソースが正
電源Ｖｄｄに接続され、ドレインが出力端子（ＯＵＴ）
に接続されたＰチャネルＭＯＳ出力段トランジスタ２１
と、ソースフォロワ６３からの出力電圧をゲートに入力
し、ソースがグランドに接続され、ドレインが出力端子
（ＯＵＴ）に接続されたＮチャネルＭＯＳ出力段トラン
ジスタ２２と、ＰチャネルＭＯＳ出力段トランジスタ２
１のゲートと出力端子（ＯＵＴ）との間に設けられたコ
ンデンサ２３とから構成されている。
【０００９】コンデンサ２３は、位相補償用のコンデン
サであり発振防止のために設けられている。
サであり発振防止のために設けられている。
【００１０】次に、この従来の演算増幅器の動作につい
て説明する。
て説明する。
【００１１】反転入力端子（−ＩＮ）、非反転入力端子
（＋ＩＮ）に入力さた差動入力は、先ず差動増幅回路１
により差動増幅される。そして、その出力電圧はプッシ
ュプル出力回路５のＰチャネルＭＯＳ出力段トランジス
タ２１のゲートに入力されるとともに、ソース接地増幅
回路６３によりレベルシフトされてＮチャネルＭＯＳ出
力段トランジスタ２２のゲートに入力される。そして、
ＰチャネルＭＯＳ出力段トランジスタ２１と、Ｎチャネ
ルＭＯＳ出力段トランジスタ２２によりプッシュプル動
作が行われ出力電圧が出力端子（ＯＵＴ）から出力され
る。
（＋ＩＮ）に入力さた差動入力は、先ず差動増幅回路１
により差動増幅される。そして、その出力電圧はプッシ
ュプル出力回路５のＰチャネルＭＯＳ出力段トランジス
タ２１のゲートに入力されるとともに、ソース接地増幅
回路６３によりレベルシフトされてＮチャネルＭＯＳ出
力段トランジスタ２２のゲートに入力される。そして、
ＰチャネルＭＯＳ出力段トランジスタ２１と、Ｎチャネ
ルＭＯＳ出力段トランジスタ２２によりプッシュプル動
作が行われ出力電圧が出力端子（ＯＵＴ）から出力され
る。
【００１２】ここで、差動増幅回路１からの出力電圧
を、ソースフォロワ６３によりレベルシフトして電圧を
下げてからＮチャネルＭＯＳ出力段トランジスタ２２の
ゲートに入力するようにしているのは、アイドリング電
流を減らすためである。
を、ソースフォロワ６３によりレベルシフトして電圧を
下げてからＮチャネルＭＯＳ出力段トランジスタ２２の
ゲートに入力するようにしているのは、アイドリング電
流を減らすためである。
【００１３】しかし、この従来の演算増幅器では、Ｐチ
ャネルＭＯＳ出力段トランジスタ２１のゲートは差動増
幅回路１の出力電圧で駆動されるため、ＰチャネルＭＯ
Ｓ出力段トランジスタ２１のしきい値電圧Ｖtpより十分
に大きなゲート・ソース間電圧Ｖgsを得ることができる
が、ＮチャネルＭＯＳ出力段トランジスタ２２のゲート
・ソース間電圧Ｖgsはソースフォロワ６３の出力電圧
（差動増幅回路１の出力電圧−レベルシフト電圧）で制
限されるため、Ｎチャネル出力段トランジスタ２２のし
きい値電圧Ｖtnに対して十分大きなゲート・ソース間電
圧Ｖgsを得ることができない。このため、この従来の演
算増幅器でインピーダンスの低い回路等の大きな負荷を
駆動する場合、ＰチャネルＭＯＳ出力段トランジスタ２
１は大きな電流をはき出すことが可能であるが、Ｎチャ
ネルＭＯＳ出力段トランジスタ２２の引き込み電流はゲ
ート・ソース間電圧Ｖgsの制限によりクリップされる。
ャネルＭＯＳ出力段トランジスタ２１のゲートは差動増
幅回路１の出力電圧で駆動されるため、ＰチャネルＭＯ
Ｓ出力段トランジスタ２１のしきい値電圧Ｖtpより十分
に大きなゲート・ソース間電圧Ｖgsを得ることができる
が、ＮチャネルＭＯＳ出力段トランジスタ２２のゲート
・ソース間電圧Ｖgsはソースフォロワ６３の出力電圧
（差動増幅回路１の出力電圧−レベルシフト電圧）で制
限されるため、Ｎチャネル出力段トランジスタ２２のし
きい値電圧Ｖtnに対して十分大きなゲート・ソース間電
圧Ｖgsを得ることができない。このため、この従来の演
算増幅器でインピーダンスの低い回路等の大きな負荷を
駆動する場合、ＰチャネルＭＯＳ出力段トランジスタ２
１は大きな電流をはき出すことが可能であるが、Ｎチャ
ネルＭＯＳ出力段トランジスタ２２の引き込み電流はゲ
ート・ソース間電圧Ｖgsの制限によりクリップされる。
【００１４】このＮチャネルＭＯＳ出力段トランジスタ
２２の引き込み電流がクリップされる様子を図７の測定
回路を用いて測定した波形を図８に示す。
２２の引き込み電流がクリップされる様子を図７の測定
回路を用いて測定した波形を図８に示す。
【００１５】図７の測定回路に示すように図６の従来の
演算増幅器の非反転入力端子（＋ＩＮ）にＤＣ２．５
Ｖ、ＡＣ１Ｖの電圧を入力し、反転入力端子（−ＩＮ）
と出力端子（ＯＵＴ）を接続してこの演算増幅器をゲイ
ンがゼロのバッファとして用いる。そして、出力端子
（ＯＵＴ）に負荷として２０Ωの抵抗を接続する。ここ
で、２０Ωの抵抗の反対側が２．５Ｖに接続されている
のは、この抵抗を中点電位が２．５Ｖの２本の差動信号
の負荷と想定しているためである。
演算増幅器の非反転入力端子（＋ＩＮ）にＤＣ２．５
Ｖ、ＡＣ１Ｖの電圧を入力し、反転入力端子（−ＩＮ）
と出力端子（ＯＵＴ）を接続してこの演算増幅器をゲイ
ンがゼロのバッファとして用いる。そして、出力端子
（ＯＵＴ）に負荷として２０Ωの抵抗を接続する。ここ
で、２０Ωの抵抗の反対側が２．５Ｖに接続されている
のは、この抵抗を中点電位が２．５Ｖの２本の差動信号
の負荷と想定しているためである。
【００１６】この測定回路によって得られた出力端子
（ＯＵＴ）の電圧、ＰチャネルＭＯＳ出力段トランジス
タ２１のゲート電圧、ＮチャネルＭＯＳ出力段トランジ
スタ２２のゲート電圧を図８に示す。この図を参照する
と、ＮチャネルＭＯＳ出力段トランジスタ２２のゲート
電圧がクリップすることにより出力端子（ＯＵＴ）の出
力電圧がクリップしていることがわかる。
（ＯＵＴ）の電圧、ＰチャネルＭＯＳ出力段トランジス
タ２１のゲート電圧、ＮチャネルＭＯＳ出力段トランジ
スタ２２のゲート電圧を図８に示す。この図を参照する
と、ＮチャネルＭＯＳ出力段トランジスタ２２のゲート
電圧がクリップすることにより出力端子（ＯＵＴ）の出
力電圧がクリップしていることがわかる。
【００１７】また、このような問題点を解決するために
は出力段トランジスタ２１、２２のＷ／Ｌ（ゲート幅／
ゲート長）を大きくし、相互コンダクタンスＧｍを大き
くする必要があるが、この場合にはプッシュプル出力回
路５のアイドリング電流が増加し演算増幅器の消費電力
の増加を招いてしまう。
は出力段トランジスタ２１、２２のＷ／Ｌ（ゲート幅／
ゲート長）を大きくし、相互コンダクタンスＧｍを大き
くする必要があるが、この場合にはプッシュプル出力回
路５のアイドリング電流が増加し演算増幅器の消費電力
の増加を招いてしまう。
【００１８】さらに、ＮチャネルＭＯＳ出力段トランジ
スタ２２のゲート・ソース間電圧Ｖgsは、ソースフォロ
ワ回路６３の出力電圧で駆動されるため、ＮチャネルＭ
ＯＳトランジスタ６４のしきい値電圧Ｖtnが大きくなる
とＮチャネルＭＯＳ出力段トランジスタ２２のゲート・
ソース間電圧Ｖgsは低くなり、 ＮチャネルＭＯＳトラ
ンジスタ６４のしきい値電圧Ｖtnの増加による効果とＮ
チャネルＭＯＳ出力段トランジスタ２２のゲート・ソー
ス間電圧Ｖgsが低くなる効果の相乗作用によりプッシュ
プル出力回路５のアイドリング電流が大きく変動する。
スタ２２のゲート・ソース間電圧Ｖgsは、ソースフォロ
ワ回路６３の出力電圧で駆動されるため、ＮチャネルＭ
ＯＳトランジスタ６４のしきい値電圧Ｖtnが大きくなる
とＮチャネルＭＯＳ出力段トランジスタ２２のゲート・
ソース間電圧Ｖgsは低くなり、 ＮチャネルＭＯＳトラ
ンジスタ６４のしきい値電圧Ｖtnの増加による効果とＮ
チャネルＭＯＳ出力段トランジスタ２２のゲート・ソー
ス間電圧Ｖgsが低くなる効果の相乗作用によりプッシュ
プル出力回路５のアイドリング電流が大きく変動する。
【００１９】上記のような問題を解決するため、２つの
出力段トランジスタを各々別々の差動増幅回路で駆動す
ることにより大きな負荷を駆動することができるように
した第２の従来の演算増幅器を図９に示す。
出力段トランジスタを各々別々の差動増幅回路で駆動す
ることにより大きな負荷を駆動することができるように
した第２の従来の演算増幅器を図９に示す。
【００２０】この演算増幅器は、差動増幅回路１０１、
１０２と、ＰチャネルＭＯＳ出力段トランジスタ１０３
と、ＮチャネルＭＯＳ出力段トランジスタ１０４と、コ
ンデンサ１０５、１０６とから構成されている。
１０２と、ＰチャネルＭＯＳ出力段トランジスタ１０３
と、ＮチャネルＭＯＳ出力段トランジスタ１０４と、コ
ンデンサ１０５、１０６とから構成されている。
【００２１】差動増幅回路１０１、１０２は、それぞれ
図６における差動増幅回路１と同様な構成になってい
る。そして、ＰチャネルＭＯＳ出力段トランジスタ１０
３とＮチャネルＭＯＳ出力段トランジスタ１０４とによ
り、図６におけるプッシュプル出力回路５と同様な構成
となっている。ここで、コンデンサ１０５、１０６は位
相補償用のコンデンサである。
図６における差動増幅回路１と同様な構成になってい
る。そして、ＰチャネルＭＯＳ出力段トランジスタ１０
３とＮチャネルＭＯＳ出力段トランジスタ１０４とによ
り、図６におけるプッシュプル出力回路５と同様な構成
となっている。ここで、コンデンサ１０５、１０６は位
相補償用のコンデンサである。
【００２２】この第２の従来の演算増幅器では、大きな
アイドリング電流を必要とせずに大きな負荷を駆動する
ことができる、しかし、負帰還をかけて使用された場
合、２つの差動増幅回路１０１、１０２がオフセットを
キャンセルする方向に動作し、その結果出力トランジス
タの電流がオフセット量により大きく変動する。
アイドリング電流を必要とせずに大きな負荷を駆動する
ことができる、しかし、負帰還をかけて使用された場
合、２つの差動増幅回路１０１、１０２がオフセットを
キャンセルする方向に動作し、その結果出力トランジス
タの電流がオフセット量により大きく変動する。
【００２３】このような動作を図１０の測定回路を用い
て測定し、その結果を図１１にグラフとして示す。
て測定し、その結果を図１１にグラフとして示す。
【００２４】この図１０の測定回路では、図９の第２の
従来の演算増幅器に対して、差動増幅回路１０１、１０
２の反転入力端子間に可変電圧源３１を挿入しオフセッ
トを強制的に発生させるものである。そして、この演算
増幅器の反転入力端子（−ＩＮ）と出力端子（ＯＵＴ）
を接続しゲインゼロのバッファとして動作させ、非反転
入力端子（＋ＩＮ）に入力電圧Ｖinを入力し出力電流を
測定する。
従来の演算増幅器に対して、差動増幅回路１０１、１０
２の反転入力端子間に可変電圧源３１を挿入しオフセッ
トを強制的に発生させるものである。そして、この演算
増幅器の反転入力端子（−ＩＮ）と出力端子（ＯＵＴ）
を接続しゲインゼロのバッファとして動作させ、非反転
入力端子（＋ＩＮ）に入力電圧Ｖinを入力し出力電流を
測定する。
【００２５】そして、可変電圧源３１の電圧つまりオフ
セット電圧Ｖoffを変化させ出力電流を測定したグラフ
が図１１である。この図を参照するとオフセット電圧Ｖ
offが増加すると出力電流もそれにつれて増加してしま
うことがわかる。
セット電圧Ｖoffを変化させ出力電流を測定したグラフ
が図１１である。この図を参照するとオフセット電圧Ｖ
offが増加すると出力電流もそれにつれて増加してしま
うことがわかる。
【００２６】このようなオフセット電圧の増加により出
力電流が増加するしくみを図１０を用いて説明する。
力電流が増加するしくみを図１０を用いて説明する。
【００２７】先ず、可変電圧源３１の出力であるオフセ
ット電圧Ｖoffが増加すると、オフセット電圧Ｖoffを反
転入力端子に入力している差動増幅回路１０１の出力電
圧は減少する（）、そのためＰチャネルＭＯＳ出力段
トランジスタ１０３のゲートに入力される電圧が減少し
出力端子（ＯＵＴ）から出力される電圧は増加する
（）。そのため、反転入力端子（−ＩＮ）に入力され
る電圧も増加し、差動増幅回路１０１、１０２の非反転
入力端子に入力される電圧は増加する（、）。そし
て、このことにより差動増幅回路１０１、１０２の出力
は増加する（、）。ここで、差動増幅回路１０１の
出力はオフセット電圧Ｖoffによって減少した電圧
（）と増加した電圧（）が打ち消しあいオフセット
電圧Ｖoffの増加による電圧変化は発生しないが、差動
増幅回路１０２の出力電圧は、電圧が増加するだけなの
で（）結果としてＮチャネルＭＯＳ出力段トランジス
タ１０４に流れる電流が増加し出力電流も増加してしま
うことになる。
ット電圧Ｖoffが増加すると、オフセット電圧Ｖoffを反
転入力端子に入力している差動増幅回路１０１の出力電
圧は減少する（）、そのためＰチャネルＭＯＳ出力段
トランジスタ１０３のゲートに入力される電圧が減少し
出力端子（ＯＵＴ）から出力される電圧は増加する
（）。そのため、反転入力端子（−ＩＮ）に入力され
る電圧も増加し、差動増幅回路１０１、１０２の非反転
入力端子に入力される電圧は増加する（、）。そし
て、このことにより差動増幅回路１０１、１０２の出力
は増加する（、）。ここで、差動増幅回路１０１の
出力はオフセット電圧Ｖoffによって減少した電圧
（）と増加した電圧（）が打ち消しあいオフセット
電圧Ｖoffの増加による電圧変化は発生しないが、差動
増幅回路１０２の出力電圧は、電圧が増加するだけなの
で（）結果としてＮチャネルＭＯＳ出力段トランジス
タ１０４に流れる電流が増加し出力電流も増加してしま
うことになる。
【００２８】
【発明が解決しようとする課題】上述した従来の演算増
幅器では、下記のような問題点があった。 （１）大きな負荷を駆動すると出力波形が歪んでしま
う。 （２）負荷駆動能力を大きくするとアイドリング電流が
増加し消費電力が増大する。 （３）しきい値電圧の変動に対して出力段トランジスタ
のアイドリング電流が大きく変動する。 （４）上記（１）から（３）の問題点を解決しようとし
て第２の従来例を用いると、入力オフセット感度が高く
なり、出力段トランジスタの電流がオフセット量により
大きく変動する。
幅器では、下記のような問題点があった。 （１）大きな負荷を駆動すると出力波形が歪んでしま
う。 （２）負荷駆動能力を大きくするとアイドリング電流が
増加し消費電力が増大する。 （３）しきい値電圧の変動に対して出力段トランジスタ
のアイドリング電流が大きく変動する。 （４）上記（１）から（３）の問題点を解決しようとし
て第２の従来例を用いると、入力オフセット感度が高く
なり、出力段トランジスタの電流がオフセット量により
大きく変動する。
【００２９】本発明の目的は、少ないアイドリング電流
で大きな負荷を駆動することができるとともに入力オフ
セット感度の低い演算増幅器を提供することである。
で大きな負荷を駆動することができるとともに入力オフ
セット感度の低い演算増幅器を提供することである。
【００３０】また本発明の他の目的は、しきい値電圧の
変動に対してアイドリング電流が安定した演算増幅器を
提供することである。
変動に対してアイドリング電流が安定した演算増幅器を
提供することである。
【００３１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の演算増幅器は、２つの入力端子より入力さ
れた電圧の差動増幅を行い出力する差動増幅回路と、２
つのＭＯＳ出力段トランジスタにより構成され、前記差
動増幅回路からの出力電圧により駆動されるプッシュプ
ル出力回路とを有する演算増幅器において、前記差動増
幅回路からの出力電圧の信号成分をある一定のゲインで
増幅するとともにその直流電圧成分をレベルシフトし
て、前記プッシュプル出力回路を構成する一方のＭＯＳ
出力段トランジスタのゲートに入力するゲインドレベル
シフタを有することを特徴とする。
に、本発明の演算増幅器は、２つの入力端子より入力さ
れた電圧の差動増幅を行い出力する差動増幅回路と、２
つのＭＯＳ出力段トランジスタにより構成され、前記差
動増幅回路からの出力電圧により駆動されるプッシュプ
ル出力回路とを有する演算増幅器において、前記差動増
幅回路からの出力電圧の信号成分をある一定のゲインで
増幅するとともにその直流電圧成分をレベルシフトし
て、前記プッシュプル出力回路を構成する一方のＭＯＳ
出力段トランジスタのゲートに入力するゲインドレベル
シフタを有することを特徴とする。
【００３２】本発明の実施態様によれば、前記ゲインド
レベルシフタが、前記差動増幅回路からの出力電圧の信
号成分をある一定のゲインで増幅して出力する第１のソ
ース接地増幅回路と、前記第１のソース接地増幅回路か
らの出力電圧の信号成分をある一定のゲインで増幅して
出力する第２のソース接地増幅回路とから構成される。
レベルシフタが、前記差動増幅回路からの出力電圧の信
号成分をある一定のゲインで増幅して出力する第１のソ
ース接地増幅回路と、前記第１のソース接地増幅回路か
らの出力電圧の信号成分をある一定のゲインで増幅して
出力する第２のソース接地増幅回路とから構成される。
【００３３】また、本発明の実施態様によれば、前記第
１のソース接地増幅回路が、前記差動増幅回路からの出
力電圧をゲートに入力し、ソースが正電源に接続された
第１のＰチャネルＭＯＳトランジスタと、ソースが前記
正電源に接続され、ゲートおよびドレインが前記第１の
ＰチャネルＭＯＳトランジスタのドレインに接続され、
ドレインの電圧を出力電圧とする第２のＰチャネルＭＯ
Ｓトランジスタと、前記第１および第２のＰチャネルＭ
ＯＳトランジスタのドレインとグランドとの間に設けら
れた第１の電流源とから構成されている。
１のソース接地増幅回路が、前記差動増幅回路からの出
力電圧をゲートに入力し、ソースが正電源に接続された
第１のＰチャネルＭＯＳトランジスタと、ソースが前記
正電源に接続され、ゲートおよびドレインが前記第１の
ＰチャネルＭＯＳトランジスタのドレインに接続され、
ドレインの電圧を出力電圧とする第２のＰチャネルＭＯ
Ｓトランジスタと、前記第１および第２のＰチャネルＭ
ＯＳトランジスタのドレインとグランドとの間に設けら
れた第１の電流源とから構成されている。
【００３４】また、本発明の実施態様によれば、前記第
２のソース接地増幅回路が、前記第１のソース接地増幅
回路から出力された電圧をゲートに入力し、ソースが前
記正電源に接続され、ドレインの電圧を出力電圧とする
第３のＰチャネルＭＯＳトランジスタと、前記第３のＰ
チャネルＭＯＳトランジスタのドレインとグランドとの
間に設けられた第２の電流源とから構成されている。
２のソース接地増幅回路が、前記第１のソース接地増幅
回路から出力された電圧をゲートに入力し、ソースが前
記正電源に接続され、ドレインの電圧を出力電圧とする
第３のＰチャネルＭＯＳトランジスタと、前記第３のＰ
チャネルＭＯＳトランジスタのドレインとグランドとの
間に設けられた第２の電流源とから構成されている。
【００３５】本発明は、一方のＭＯＳ出力段トランジス
タをゲインの高い第１および第２のソース接地増幅回路
で駆動するようにして、一方のＭＯＳ出力段トランジス
タのゲートには正電源までの電圧を印加することができ
るようにしたものである。したがって、一方のＭＯＳ出
力段トランジスタのゲート・ソース間電圧はしきい値電
圧に対して十分大きな値を得ることができ、少ないアイ
ドリング電流で大きな負荷を駆動することができる。
タをゲインの高い第１および第２のソース接地増幅回路
で駆動するようにして、一方のＭＯＳ出力段トランジス
タのゲートには正電源までの電圧を印加することができ
るようにしたものである。したがって、一方のＭＯＳ出
力段トランジスタのゲート・ソース間電圧はしきい値電
圧に対して十分大きな値を得ることができ、少ないアイ
ドリング電流で大きな負荷を駆動することができる。
【００３６】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３７】（第１の実施形態）図１は本発明の第１の
実施形態の演算増幅器の回路図である。図６中と同番号
は同じ構成要素を示す。
実施形態の演算増幅器の回路図である。図６中と同番号
は同じ構成要素を示す。
【００３８】本実施形態の演算増幅器は、図６の第１の
従来の演算増幅器に対して、ソースフォロワ６３をゲイ
ンドレベルシフタ４に置き換えたものである。
従来の演算増幅器に対して、ソースフォロワ６３をゲイ
ンドレベルシフタ４に置き換えたものである。
【００３９】ゲインドレベルシフタ４は、ソース接地増
幅回路２とソース接地増幅回路３とから構成されてい
る。
幅回路２とソース接地増幅回路３とから構成されてい
る。
【００４０】ソース接地増幅回路２は、差動増幅回路１
からの出力電圧をゲートに入力し、ソースが正電源Ｖｄ
ｄに接続されたＰチャネルＭＯＳトランジスタ１６と、
ソースが正電源Ｖｄｄに接続され、ゲートおよびドレイ
ンがＰチャネルＭＯＳトランジスタ１６のドレインに接
続され、ドレインの電圧を出力電圧とするＰチャネルＭ
ＯＳトランジスタ１７と、ＰチャネルＭＯＳトランジス
タ１６、１７のドレインとグランドとの間に設けられた
電流源１８とから構成されている。
からの出力電圧をゲートに入力し、ソースが正電源Ｖｄ
ｄに接続されたＰチャネルＭＯＳトランジスタ１６と、
ソースが正電源Ｖｄｄに接続され、ゲートおよびドレイ
ンがＰチャネルＭＯＳトランジスタ１６のドレインに接
続され、ドレインの電圧を出力電圧とするＰチャネルＭ
ＯＳトランジスタ１７と、ＰチャネルＭＯＳトランジス
タ１６、１７のドレインとグランドとの間に設けられた
電流源１８とから構成されている。
【００４１】また、ソース接地増幅回路３は、ソース接
地増幅回路２から出力された電圧をゲートに入力し、ソ
ースが正電源Ｖｄｄに接続され、ドレインの電圧を出力
電圧とするＰチャネルＭＯＳトランジスタ２０と、Ｐチ
ャネルＭＯＳトランジスタ２０のドレインとグランドと
の間に設けられた電流源１９とから構成されている。
地増幅回路２から出力された電圧をゲートに入力し、ソ
ースが正電源Ｖｄｄに接続され、ドレインの電圧を出力
電圧とするＰチャネルＭＯＳトランジスタ２０と、Ｐチ
ャネルＭＯＳトランジスタ２０のドレインとグランドと
の間に設けられた電流源１９とから構成されている。
【００４２】一般的にソース接地増幅回路では出力電圧
の位相は入力に対して反転しているため、本実施形態で
は、２つのソース接地増幅回路２、３を設けることによ
り、差動増幅回路１からの出力電圧の位相と同相の信号
をプッシュプル出力回路５に入力するようにしている。
の位相は入力に対して反転しているため、本実施形態で
は、２つのソース接地増幅回路２、３を設けることによ
り、差動増幅回路１からの出力電圧の位相と同相の信号
をプッシュプル出力回路５に入力するようにしている。
【００４３】次に、本実施形態の動作について図１を参
照して説明する。
照して説明する。
【００４４】ＰチャネルＭＯＳトランジスタ１６、１７
の動作点を各々のゲート・ソース間電圧Ｖｇｓが等しく
なるように設定しているので、ＰチャネルＭＯＳトラン
ジスタ１６、１７のアイドリング電流は電流源１８の電
流の半分つまりＩ18／２となる。そして、差動増幅回路
１から出力された信号によりＰチャネルＭＯＳトランジ
スタ１６のゲート電圧が変化するため、ＰチャネルＭＯ
Ｓトランジスタ１６のソース・ドレイン間を流れる電流
は変化し、同じ電流源１８から電流が供給されているＰ
チャネルＭＯＳトランジスタ１７のソース・ドレイン間
を流れる電流も変化する。そして、ＰチャネルＭＯＳト
ランジスタ１７、２０はカレントミラーを構成している
ためＰチャネルＭＯＳトランジスタ１７のソース・ドレ
イン間を流れる電流と同じ電流値の電流がＰチャネルＭ
ＯＳトランジスタ２０のソース・ドレイン間を流れるこ
とになる。
の動作点を各々のゲート・ソース間電圧Ｖｇｓが等しく
なるように設定しているので、ＰチャネルＭＯＳトラン
ジスタ１６、１７のアイドリング電流は電流源１８の電
流の半分つまりＩ18／２となる。そして、差動増幅回路
１から出力された信号によりＰチャネルＭＯＳトランジ
スタ１６のゲート電圧が変化するため、ＰチャネルＭＯ
Ｓトランジスタ１６のソース・ドレイン間を流れる電流
は変化し、同じ電流源１８から電流が供給されているＰ
チャネルＭＯＳトランジスタ１７のソース・ドレイン間
を流れる電流も変化する。そして、ＰチャネルＭＯＳト
ランジスタ１７、２０はカレントミラーを構成している
ためＰチャネルＭＯＳトランジスタ１７のソース・ドレ
イン間を流れる電流と同じ電流値の電流がＰチャネルＭ
ＯＳトランジスタ２０のソース・ドレイン間を流れるこ
とになる。
【００４５】このようにして、差動増幅回路１から出力
された出力電圧は、ゲインドレベルシフタ４によりその
信号成分が増幅されるとともに直流電圧がレベルシフト
された後にＰチャネルＭＯＳトランジスタ２２のゲート
に入力される。
された出力電圧は、ゲインドレベルシフタ４によりその
信号成分が増幅されるとともに直流電圧がレベルシフト
された後にＰチャネルＭＯＳトランジスタ２２のゲート
に入力される。
【００４６】本実施形態の演算増幅器では、Ｎチャネル
ＭＯＳ出力段トランジスタ２２をゲインの高いソース接
地増幅回路２、３で駆動するため、ＮチャネルＭＯＳ出
力段トランジスタ２２のゲートには正電源Ｖｄｄまでの
電圧を印加することができる。そのため、ＮチャネルＭ
ＯＳ出力段トランジスタ２２のゲート・ソース間電圧Ｖ
ｇｓはしきい値電圧Ｖtnに対して十分大きな値を得るこ
とができ、少ないアイドリング電流で大きな負荷を駆動
することができる。
ＭＯＳ出力段トランジスタ２２をゲインの高いソース接
地増幅回路２、３で駆動するため、ＮチャネルＭＯＳ出
力段トランジスタ２２のゲートには正電源Ｖｄｄまでの
電圧を印加することができる。そのため、ＮチャネルＭ
ＯＳ出力段トランジスタ２２のゲート・ソース間電圧Ｖ
ｇｓはしきい値電圧Ｖtnに対して十分大きな値を得るこ
とができ、少ないアイドリング電流で大きな負荷を駆動
することができる。
【００４７】この本実施形態の演算増幅器におけるＮチ
ャネルＭＯＳ出力段トランジスタ２２の動作を図７の測
定回路を用いて測定した波形を図２に示す。
ャネルＭＯＳ出力段トランジスタ２２の動作を図７の測
定回路を用いて測定した波形を図２に示す。
【００４８】この図では、ＮチャネルＭＯＳ出力段トラ
ンジスタ２２のゲート電圧はクリップしていないので、
出力端子（ＯＵＴ）の電圧はきれいな正弦波となってい
る。この図を従来の演算増幅器の波形を示した図８と比
較すると、ＮチャネルＭＯＳ出力段トランジスタ２２の
引き込み電流がクリップせずに負荷を駆動していること
がわかる。
ンジスタ２２のゲート電圧はクリップしていないので、
出力端子（ＯＵＴ）の電圧はきれいな正弦波となってい
る。この図を従来の演算増幅器の波形を示した図８と比
較すると、ＮチャネルＭＯＳ出力段トランジスタ２２の
引き込み電流がクリップせずに負荷を駆動していること
がわかる。
【００４９】また、ソース接地増幅回路３の負荷である
電流源１９は、通常ＮチャネルＭＯＳトランジスタで構
成されるため、このＮチャネルＭＯＳトランジスタのし
きい値電圧Ｖtnが高くなるとＮチャネルＭＯＳ出力段ト
ランジスタ２２のゲート電圧も高くなるためしきい値電
圧の変動の影響を受けにくい。
電流源１９は、通常ＮチャネルＭＯＳトランジスタで構
成されるため、このＮチャネルＭＯＳトランジスタのし
きい値電圧Ｖtnが高くなるとＮチャネルＭＯＳ出力段ト
ランジスタ２２のゲート電圧も高くなるためしきい値電
圧の変動の影響を受けにくい。
【００５０】また、図１０の従来の第２の演算増幅器と
異なり、本実施形態の演算増幅器は単一の差動増幅回路
１により出力段トランジスタ２１、２２の動作点を決定
するため、オフセット電圧に対する感度が低くなってい
る。
異なり、本実施形態の演算増幅器は単一の差動増幅回路
１により出力段トランジスタ２１、２２の動作点を決定
するため、オフセット電圧に対する感度が低くなってい
る。
【００５１】このオフセット感度を測定するため図３の
測定回路を用いてオフセット電圧に対する出力電流の変
化を測定した結果を図４に示す。図４では、図１１に示
した第２の従来の演算増幅器の出力電流のグラフと比較
して示している。
測定回路を用いてオフセット電圧に対する出力電流の変
化を測定した結果を図４に示す。図４では、図１１に示
した第２の従来の演算増幅器の出力電流のグラフと比較
して示している。
【００５２】この図３の測定回路では、図１０と同様
に、非反転入力端子（＋ＩＮ）と差動増幅回路１の反転
入力端子との間に可変電圧源３１を挿入しオフセットを
強制的に発生させるものである。そして、この演算増幅
器の反転入力端子（−ＩＮ）と出力端子（ＯＵＴ）を接
続しゲインゼロのバッファとして動作させ、非反転入力
端子（＋ＩＮ）に入力電圧Ｖinを入力して出力電流を測
定する。
に、非反転入力端子（＋ＩＮ）と差動増幅回路１の反転
入力端子との間に可変電圧源３１を挿入しオフセットを
強制的に発生させるものである。そして、この演算増幅
器の反転入力端子（−ＩＮ）と出力端子（ＯＵＴ）を接
続しゲインゼロのバッファとして動作させ、非反転入力
端子（＋ＩＮ）に入力電圧Ｖinを入力して出力電流を測
定する。
【００５３】そして、可変電圧源３１の電圧つまりオフ
セット電圧を変化させ出力電流を測定したグラフが図４
である。この図を参照すると、従来の演算増幅器ではオ
フセット電圧Ｖoffが増加すると出力電流もそれにつれ
て増加していたものが、本実施形態の演算増幅器ではオ
フセット電圧Ｖoffが増加しても出力電流は変化しない
ことがわかる。
セット電圧を変化させ出力電流を測定したグラフが図４
である。この図を参照すると、従来の演算増幅器ではオ
フセット電圧Ｖoffが増加すると出力電流もそれにつれ
て増加していたものが、本実施形態の演算増幅器ではオ
フセット電圧Ｖoffが増加しても出力電流は変化しない
ことがわかる。
【００５４】このオフセット電圧Ｖoffが増加しても出
力電流が増加しないしくみを図３を用いて説明する。
力電流が増加しないしくみを図３を用いて説明する。
【００５５】先ず、可変電圧源３１の出力であるオフセ
ット電圧Ｖoffが増加すると、オフセット電圧Ｖoffを反
転入力端子に入力している差動増幅回路１の出力電圧は
減少し、ＰチャネルＭＯＳ出力段トランジスタ２１のゲ
ートに入力される電圧が減少する（）。また、ゲイン
ドレベルシフタ４に入力される電圧も減少するため、Ｎ
チャネルＭＯＳ出力段トランジスタ２２のゲートに入力
される電圧も減少する（）。これらのことにより出力
端子（ＯＵＴ）から出力される電圧は増加する（）。
そのため、反転入力端子（−ＩＮ）に入力される電圧も
増加し、差動増幅回路１の非反転入力端子に入力される
電圧は増加する（）。そして、このことにより差動増
幅回路１の出力は増加する（）。ここで、差動増幅回
路１の出力ではオフセット電圧Ｖoffによって減少した
電圧（）と増加した電圧（）が打ち消しあいオフセ
ット電圧Ｖoffに起因する出力電流の変化は発生しな
い。
ット電圧Ｖoffが増加すると、オフセット電圧Ｖoffを反
転入力端子に入力している差動増幅回路１の出力電圧は
減少し、ＰチャネルＭＯＳ出力段トランジスタ２１のゲ
ートに入力される電圧が減少する（）。また、ゲイン
ドレベルシフタ４に入力される電圧も減少するため、Ｎ
チャネルＭＯＳ出力段トランジスタ２２のゲートに入力
される電圧も減少する（）。これらのことにより出力
端子（ＯＵＴ）から出力される電圧は増加する（）。
そのため、反転入力端子（−ＩＮ）に入力される電圧も
増加し、差動増幅回路１の非反転入力端子に入力される
電圧は増加する（）。そして、このことにより差動増
幅回路１の出力は増加する（）。ここで、差動増幅回
路１の出力ではオフセット電圧Ｖoffによって減少した
電圧（）と増加した電圧（）が打ち消しあいオフセ
ット電圧Ｖoffに起因する出力電流の変化は発生しな
い。
【００５６】（第２の実施形態）次に、本発明の第２の
実施形態の演算増幅器について説明する。
実施形態の演算増幅器について説明する。
【００５７】図５は、本実施形態の演算増幅器の回路図
である。図１中と同番号は同じ構成要素を示す。上記第
１の実施形態では、差動入力された電圧を増幅して１つ
の出力とする演算増幅器であったが、本実施形態は、差
動入力された電圧を増幅して２つの出力とする全差動増
幅を行う演算増幅器を構成するものである。
である。図１中と同番号は同じ構成要素を示す。上記第
１の実施形態では、差動入力された電圧を増幅して１つ
の出力とする演算増幅器であったが、本実施形態は、差
動入力された電圧を増幅して２つの出力とする全差動増
幅を行う演算増幅器を構成するものである。
【００５８】本実施形態では、差動増幅回路５２からの
出力を差動で取り出し、一方の出力に対して図１と同様
なゲインドレベルシフタ４およびコンデンサ２３、出力
段トランジスタ２１、２２からなるプッシュプル出力回
路を設けその出力を出力端子（＋ＯＵＴ）とし、他方の
出力に対して図１と同様なゲインドレベルシフタ４ａお
よびコンデンサ２３ａ、出力段トランジスタ２１ａ、２
２ａからなるプッシュプル出力回路を設けその出力を出
力端子（−ＯＵＴ）としている。そして、２つの出力端
子（＋ＯＵＴ、−ＯＵＴ）間にＣＭＦＢ（Ｃｏｍｍｏｎ
Ｍｏｄｅ Ｆｅｅｄｂａｃｋ Ｃｉｒｃｕｉｔ）５１
を設けたものである。
出力を差動で取り出し、一方の出力に対して図１と同様
なゲインドレベルシフタ４およびコンデンサ２３、出力
段トランジスタ２１、２２からなるプッシュプル出力回
路を設けその出力を出力端子（＋ＯＵＴ）とし、他方の
出力に対して図１と同様なゲインドレベルシフタ４ａお
よびコンデンサ２３ａ、出力段トランジスタ２１ａ、２
２ａからなるプッシュプル出力回路を設けその出力を出
力端子（−ＯＵＴ）としている。そして、２つの出力端
子（＋ＯＵＴ、−ＯＵＴ）間にＣＭＦＢ（Ｃｏｍｍｏｎ
Ｍｏｄｅ Ｆｅｅｄｂａｃｋ Ｃｉｒｃｕｉｔ）５１
を設けたものである。
【００５９】差動増幅回路５２は、図１の差動増幅回路
１に対して、ＰチャネルＭＯＳトランジスタ１１のゲー
トとドレインが接続されていないとともに、ＣＭＦＢ５
１からの出力をＰチャネルＭＯＳトランジスタ１１、１
２のゲートに入力しているものである。
１に対して、ＰチャネルＭＯＳトランジスタ１１のゲー
トとドレインが接続されていないとともに、ＣＭＦＢ５
１からの出力をＰチャネルＭＯＳトランジスタ１１、１
２のゲートに入力しているものである。
【００６０】このＣＭＦＢ５１は、２つの出力端子（＋
ＯＵＴ、−ＯＵＴ）間の電位を分割して一定のゲインで
差動増幅回路５２のＰチャネルＭＯＳトランジスタ１
１、１２のゲートに帰還する回路であり、同相信号が入
力された際に中点電位を設定するための回路である。
ＯＵＴ、−ＯＵＴ）間の電位を分割して一定のゲインで
差動増幅回路５２のＰチャネルＭＯＳトランジスタ１
１、１２のゲートに帰還する回路であり、同相信号が入
力された際に中点電位を設定するための回路である。
【００６１】本実施形態では、全差動の演算増幅器にお
いても上記第１の実施形態と同様な効果を得ることがで
きる。
いても上記第１の実施形態と同様な効果を得ることがで
きる。
【００６２】上記第１および第２の実施形態においてＰ
チャネルＭＯＳトランジスタをＮチャネルＭＯＳトラン
ジスタに変更し、ＮチャネルＭＯＳトランジスタをＰチ
ャネルＭＯＳトランジスタに変更しても同様な効果を有
する演算増幅器を構成することができるものである。
チャネルＭＯＳトランジスタをＮチャネルＭＯＳトラン
ジスタに変更し、ＮチャネルＭＯＳトランジスタをＰチ
ャネルＭＯＳトランジスタに変更しても同様な効果を有
する演算増幅器を構成することができるものである。
【００６３】
【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 （１）少ないアイドリング電流で大きな負荷を駆動する
ことができるとともに入力オフセット感度を低くするこ
とができる。 （２）しきい値電圧が変動しても出力段トランジスタの
アイドリング電流が変動しない。
ような効果を有する。 （１）少ないアイドリング電流で大きな負荷を駆動する
ことができるとともに入力オフセット感度を低くするこ
とができる。 （２）しきい値電圧が変動しても出力段トランジスタの
アイドリング電流が変動しない。
【図１】本発明の第１の実施形態の演算増幅器の回路図
である。
である。
【図２】図７の測定回路を用いて測定した出力波形を示
した図である。
した図である。
【図３】図１の演算増幅器におけるオフセットの影響を
測定するための測定回路である。
測定するための測定回路である。
【図４】図３の測定回路を用いて測定した出力電流のグ
ラフを図１１の第２の従来の演算増幅器の出力電流のグ
ラフと比較して示した図である。
ラフを図１１の第２の従来の演算増幅器の出力電流のグ
ラフと比較して示した図である。
【図５】本発明の第２の実施形態の演算増幅器の回路図
である。
である。
【図６】第１の従来の演算増幅器の回路図である。
【図７】図６の第１の従来の演算増幅器の出力波形を測
定するための測定回路を示した図である。
定するための測定回路を示した図である。
【図８】図７の測定回路を用いて測定した出力波形を示
した図である。
した図である。
【図９】第２の従来の演算増幅器の回路図である。
【図１０】図９の演算増幅器におけるオフセットの影響
を測定するための測定回路である。
を測定するための測定回路である。
【図１１】図１０の測定回路を用いて測定した出力電流
のグラフを示した図である。
のグラフを示した図である。
１ 差動増幅回路 ２、３ ソース接地増幅回路 ４、４ａ ゲインドレベルシフタ ５ プッシュプル出力回路 １１、１２ ＰチャネルＭＯＳトランジスタ １３、１４ ＮチャネルＭＯＳトランジスタ １５ 電流源 １６、１７ ＰチャネルＭＯＳトランジスタ １８、１９ 電流源 ２０、２１、２１ａ ＰチャネルＭＯＳ出力段トラン
ジスタ ２２、２２ａ ＮチャネルＭＯＳ出力段トランジスタ ２３、２３ａ コンデンサ ３１ 可変電圧源 ５１ ＣＭＦＢ ５２ 差動増幅回路 ６３ ソース接地増幅回路 ６４ ＮチャネルＭＯＳトランジスタ ６５ 電流源 １０１、１０２ 差動増幅回路 １０３ ＰチャネルＭＯＳ出力段トランジスタ １０４ ＮチャネルＭＯＳ出力段トランジスタ １０５、１０６ コンデンサ
ジスタ ２２、２２ａ ＮチャネルＭＯＳ出力段トランジスタ ２３、２３ａ コンデンサ ３１ 可変電圧源 ５１ ＣＭＦＢ ５２ 差動増幅回路 ６３ ソース接地増幅回路 ６４ ＮチャネルＭＯＳトランジスタ ６５ 電流源 １０１、１０２ 差動増幅回路 １０３ ＰチャネルＭＯＳ出力段トランジスタ １０４ ＮチャネルＭＯＳ出力段トランジスタ １０５、１０６ コンデンサ
Claims (4)
- 【請求項１】 ２つの入力端子より入力された電圧の差
動増幅を行い出力する差動増幅回路と、 ２つのＭＯＳ出力段トランジスタにより構成され、前記
差動増幅回路からの出力電圧により駆動されるプッシュ
プル出力回路とを有する演算増幅器において、 前記差動増幅回路からの出力電圧をゲートに入力し、ソ
ースが正電源に接続された第１のＰチャネルＭＯＳトラ
ンジスタと、ソースが前記正電源に接続され、ゲートお
よびドレインが前記第１のＰチャネルＭＯＳトランジス
タのドレインに接続され、ドレインの電圧を出力電圧と
する第２のＰチャネルＭＯＳトランジスタと、前記第１
および第２のＰチャネルＭＯＳトランジスタのドレイン
とグランドとの間に設けられた第１の電流源とから構成
されている第１のソース接地増幅回路と、 前記第１のソース接地増幅回路から出力された電圧をゲ
ートに入力し、ソースが前記正電源に接続され、ドレイ
ンの電圧を出力電圧とする第３のＰチャネルＭＯＳトラ
ンジスタと、前記第３のＰチャネルＭＯＳトランジスタ
のドレインとグランドとの間に設けられた第２の電流源
とから構成されている第２のソース接地増幅回路と、 から構成され、前記差動増幅回路からの出力電圧の信号
成分をある一定のゲインで増幅するとともにその直流電
圧成分をレベルシフトして、前記プッシュプル出力回路
を構成する一方のＭＯＳ出力段トランジスタのゲートに
入力するゲインドレベルシフタを有することを特徴とす
る演算増幅器。 - 【請求項２】 ２つの入力端子より入力された電圧の差
動増幅を行い出力する差動増幅回路と、 ２つのＭＯＳ出力段トランジスタにより構成され、前記
差動増幅回路からの出力電圧により駆動されるプッシュ
プル出力回路とを有する演算増幅器において、 前記差動増幅回路からの出力電圧をゲートに入力し、ソ
ースがグランドに接続された第１のＮチャネルＭＯＳト
ランジスタと、ソースがグランドに接続され、ゲートお
よびドレインが前記第１のＮチャネルＭＯＳトランジス
タのドレインに接続され、ドレインの電圧を出力電圧と
する第２のＮチャネルＭＯＳトランジスタと、前記第１
および第２のＮチャネルＭＯＳトランジスタのドレイン
と正電源との間に設けられた第１の電流源とから構成さ
れている第１のソース接地増幅回路と、 前記第１のソース接地増幅回路から出力された電圧をゲ
ートに入力し、ソースがグランドに接続され、ドレイン
の電圧を出力電圧とする第３のＮチャネルＭＯＳトラン
ジスタと、前記第３のＮチャネルＭＯＳトランジスタの
ドレインと前記正電源との間に設けられた第２の電流源
とから構成されている第２のソース接地増幅回路と、 から構成され、前記差動増幅回路からの出力電圧の信号
成分をある一定のゲインで増幅するとともにその直流電
圧成分をレベルシフトして、前記プッシュプル出力回路
を構成する一方のＭＯＳ出力段トランジスタのゲートに
入力するゲインドレベルシフタを有することを特徴とす
る演算増幅器。 - 【請求項３】 ２つの入力端子より入力された電圧の全
差動増幅を行い２つの出力電圧からなる差動出力として
出力する差動増幅回路と、 ２つのＭＯＳ出力段トランジスタにより構成され、前記
差動増幅回路からの一方の出力電圧により駆動される第
１のプッシュプル出力回路と、 ２つのＭＯＳ出力段トランジスタにより構成され、前記
差動増幅回路からの他方の出力電圧により駆動される第
２のプッシュプル出力回路と、 を有する演算増幅器において、 前記差動増幅回路からの一方の出力電圧をゲートに入力
しソースが正電源に接続された第１のＰチャネルＭＯＳ
トランジスタとソースが前記正電源に接続されゲートお
よびドレインが前記第１のＰチャネルＭＯＳトランジス
タのドレインに接続されドレインの電圧を出力電圧とす
る第２のＰチャネルＭＯＳトランジスタと前記第１およ
び第２のＰチャネルＭＯＳトランジスタのドレインとグ
ランドとの間に設けられた第１の電流源とから構成され
ている第１のソース接地増幅回路と、前記第１のソース
接地増幅回路から出力された電圧をゲートに入力し、ソ
ースが前記正電源に接続されドレインの電圧を出力電圧
とする第３のＰチャネルＭＯＳトランジスタと前記第３
のＰチャネルＭＯＳトランジスタのドレインとグランド
との間に設けられた第２の電流源とから構成されている
第２のソース接地増幅回路と、から構成され、前記差動
増幅回路からの一方の出力電圧の信号成分をある一定の
ゲインで増幅するとともにその直流電圧成分をレベルシ
フトして、前記第１のプッシュプル出力回路を構成する
一方のＭＯＳ出力段トランジスタのゲートに入力する第
１のゲインドレベルシフタと、 前記差動増幅回路からの他方の出力電圧をゲートに入力
しソースが正電源に接続された第４のＰチャネルＭＯＳ
トランジスタとソースが前記正電源に接続されゲートお
よびドレインが前記第４のＰチャネルＭＯＳトランジス
タのドレインに接続され、ドレインの電圧を出力電圧と
する第５のＰチャネルＭＯＳトランジスタと前記第４お
よび第５のＰチャネルＭＯＳトランジスタのドレインと
グランドとの間に設けられた第３の電流源とから構成さ
れている第３のソース接地増幅回路と、前記第３のソー
ス接地増幅回路から出力された電圧をゲートに入力し、
ソースが前記正電源に接続され、ドレインの電圧を出力
電圧とする第６のＰチャネルＭＯＳトランジスタと、前
記第６のＰチャネルＭＯＳトランジスタのドレインとグ
ランドとの間に設けられた第４の電流源とから構成され
ている第４のソース接地増幅回路と、から構成され、前
記差動増幅回路からの他方の出力電圧の信号成分をある
一定のゲインで増幅するとともにその直流電圧成分をレ
ベルシフトして、前記第２のプッシュプル出力回路を構
成する一方のＭＯＳ出力段トランジスタのゲートに入力
する第２のゲインドレベルシフタと、 前記第１および第２のプッシュプル出力回路からの出力
電圧の間の電位を分割して一定のゲインで前記差動増幅
器回路に帰還することにより、前記差動増幅回路に同相
信号が入力された際の中点電位の設定を行うコモンモー
ドフィードバック回路と、 を有することを特徴とする演算増幅器。 - 【請求項４】 ２つの入力端子より入力された電圧の全
差動増幅を行い２つの出力電圧からなる差動出力として
出力する差動増幅回路と、 ２つのＭＯＳ出力段トランジスタにより構成され、前記
差動増幅回路からの一方の出力電圧により駆動される第
１のプッシュプル出力回路と、 ２つのＭＯＳ出力段トランジスタにより構成され、前記
差動増幅回路からの他方の出力電圧により駆動される第
２のプッシュプル出力回路と、 を有する演算増幅器において、 前記差動増幅回路からの一方の出力電圧をゲートに入力
しソースがグランドに接続された第１のＮチャネルＭＯ
Ｓトランジスタとソースが前記正電源に接続されゲート
およびドレインが前記第１のＮチャネルＭＯＳトランジ
スタのドレインに接続されドレインの電圧を出力電圧と
する第２のＮチャネルＭＯＳトランジスタと前記第１お
よび第２のＮチャネルＭＯＳトランジスタのドレインと
正電源との間に設けられた第１の電流源とから構成され
ている第１のソース接地増幅回路と、前記第１のソース
接地増幅回路から出力された電圧をゲートに入力し、ソ
ースが前記正電源に接続されドレインの電圧を出力電圧
とする第３のＮチャネルＭＯＳトランジスタと前記第３
のＮチャネルＭＯＳトランジスタのドレインと正電源と
の間に設けられた第２の電流源とから構成されている第
２のソース接地増幅回路と、から構成され、前記差動増
幅回路からの一方の出力電圧の信号成分をある一定のゲ
インで増幅するとともにその直流電圧成分をレベルシフ
トして、前記第１のプッシュプル出力回路を構成する一
方のＭＯＳ出力段トランジスタのゲートに入力する第１
のゲインドレベルシフタと、 前記差動増幅回路からの他方の出力電圧をゲートに入力
しソースがグランドに接続された第４のＮチャネルＭＯ
Ｓトランジスタとソースが前記正電源に接続されゲート
およびドレインが前記第４のＮチャネルＭＯＳトランジ
スタのドレインに接続され、ドレインの電圧を出力電圧
とする第５のＮチャネルＭＯＳトランジスタと前記第４
および第５のＮチャネルＭＯＳトランジスタのドレイン
と正電源との間に設けられた第３の電流源とから構成さ
れている第３のソース接地増幅回路と、前記第３のソー
ス接地増幅回路から出力された電圧をゲートに入力し、
ソースが前記正電源に接続され、ドレインの電圧を出力
電圧とする第６のＮチャネルＭＯＳトランジスタと、前
記第６のＮチャネルＭＯＳトランジスタのドレインと正
電源との間に設けられた第４の電流源とから構成されて
いる第４のソース接地増幅回路と、から構成され、前記
差動増幅回路からの他方の出力電圧の信号成分をある一
定のゲインで増幅するとともにその直流電圧成分をレベ
ルシフトして、前記第２のプッシュプル出力回路を構成
する一方のＭＯＳ出力段トランジスタのゲートに入力す
る第２のゲインドレベルシフタと、 前記第１および第２のプッシュプル出力回路からの出力
電圧の間の電位を分割して一定のゲインで前記差動増幅
器回路に帰還することにより、前記差動増幅回路に同相
信号が入力された際の中点電位の設定を行うコモンモー
ドフィードバック回路と、 を有することを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09280716A JP3099788B2 (ja) | 1997-10-14 | 1997-10-14 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09280716A JP3099788B2 (ja) | 1997-10-14 | 1997-10-14 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11122055A JPH11122055A (ja) | 1999-04-30 |
| JP3099788B2 true JP3099788B2 (ja) | 2000-10-16 |
Family
ID=17628962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09280716A Expired - Fee Related JP3099788B2 (ja) | 1997-10-14 | 1997-10-14 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099788B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4629279B2 (ja) * | 2001-08-17 | 2011-02-09 | 富士通セミコンダクター株式会社 | オフセットキャンセル機能を有するオペアンプ |
| CN116373180B (zh) * | 2023-03-19 | 2024-02-06 | 珩星电子（连云港）股份有限公司 | 一种线缆冷却组件 |
-
1997
- 1997-10-14 JP JP09280716A patent/JP3099788B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11122055A (ja) | 1999-04-30 |
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