JPH03255719A - Ｍｏｓアナログスイッチ - Google Patents
ＭｏｓアナログスイッチInfo
- Publication number
- JPH03255719A JPH03255719A JP5542990A JP5542990A JPH03255719A JP H03255719 A JPH03255719 A JP H03255719A JP 5542990 A JP5542990 A JP 5542990A JP 5542990 A JP5542990 A JP 5542990A JP H03255719 A JPH03255719 A JP H03255719A
- Authority
- JP
- Japan
- Prior art keywords
- output
- control signal
- output terminal
- transistors
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、制御信号によりアナログ信号を断続するアナ
ログスイッチに関し、特にＭＯ３集積回路上に構成され
るＭＯＳアナログスイッチに関する。
ログスイッチに関し、特にＭＯ３集積回路上に構成され
るＭＯＳアナログスイッチに関する。
［従来の技術］
第４図、第５図はこの種のＭＯＳアナログスイッチの従
来例を示す回路図である。
来例を示す回路図である。
ｎチャネルトランジスタＮ３１は、ゲートが接続されて
いる制御信号入力端子Ｃ０ＮＴが高レベルのときオンと
なり、入力端子ＩＮを出力端子ＯＵＴに接続する。
いる制御信号入力端子Ｃ０ＮＴが高レベルのときオンと
なり、入力端子ＩＮを出力端子ＯＵＴに接続する。
また、ｎチャネルトランジスタＮ３２． Ｐチャネルト
ランジスタＰ３２は、ゲートがそれぞれ相互に逆極性の
制御信号φ１．φ２を入力し、両方オンまたは両方オフ
となり、オンのときは入力端子ＩＮを出力端子ＯＵＴに
接続する。
ランジスタＰ３２は、ゲートがそれぞれ相互に逆極性の
制御信号φ１．φ２を入力し、両方オンまたは両方オフ
となり、オンのときは入力端子ＩＮを出力端子ＯＵＴに
接続する。
制御信号φ１．φ２は制御信号入力端子Ｃ０ＮＴに接続
されたインバータＩＮＶＩ 、ＩＮＶ２ ！：：よって
生成されている。
されたインバータＩＮＶＩ 、ＩＮＶ２ ！：：よって
生成されている。
［発明が解決しようとする課題］
上述した従来のＭＯＳアナログスイッチは、スイッチの
入力端子及び出力端子の電圧によりオン時の抵抗が変化
するという欠点がある。また、船釣にＭＯＳアナログス
イッチはなにがしかの負荷を駆動することが多いので、
上述のオン抵抗の変化はＭＯＳアナログスイッチが伝達
する信号に歪を発生し、Ｓ／Ｎを劣化させるという欠点
もある。
入力端子及び出力端子の電圧によりオン時の抵抗が変化
するという欠点がある。また、船釣にＭＯＳアナログス
イッチはなにがしかの負荷を駆動することが多いので、
上述のオン抵抗の変化はＭＯＳアナログスイッチが伝達
する信号に歪を発生し、Ｓ／Ｎを劣化させるという欠点
もある。
本発明は上記欠点のないＭＯＳアナログスイッチを提供
することを目的とする。
することを目的とする。
［課題を解決するための手段］
本発明のＭＯＳアナログスイッチは、
入力端子に印加される入力信号を差動増幅するＭＯＳ演
算増幅回路と、 出力端子とアース間に接続され、スイッチング制御信号
が第１の論理レベルの時には、出力端子とアース間の負
荷となり、スイッチング制御信号が第２の論理レベルの
時には、出力端子とアース間を切り離す第１の出力ＭＯ
Ｓトランジスタ回路と、 出力端子と電源間に接続され、スイッチング制御信号が
第１の論理レベルの時には、ＭＯＳ演算増幅回路の出力
を入力して出力端子に出力し、スイッチング制御信号が
第２の論理レベルの時には、出力端子と電源間を切り離
し、出力端子をハイインピーダンスにする第２の出力Ｍ
ＯＳトランジスタ回路とを有する。
算増幅回路と、 出力端子とアース間に接続され、スイッチング制御信号
が第１の論理レベルの時には、出力端子とアース間の負
荷となり、スイッチング制御信号が第２の論理レベルの
時には、出力端子とアース間を切り離す第１の出力ＭＯ
Ｓトランジスタ回路と、 出力端子と電源間に接続され、スイッチング制御信号が
第１の論理レベルの時には、ＭＯＳ演算増幅回路の出力
を入力して出力端子に出力し、スイッチング制御信号が
第２の論理レベルの時には、出力端子と電源間を切り離
し、出力端子をハイインピーダンスにする第２の出力Ｍ
ＯＳトランジスタ回路とを有する。
［作用］
スイッチング制御信号が第１の論理レベルであると、第
１．第２の出力ＭＯＳトランジスタ回路はアクティブに
なり、入力端子に印加された入力信号をＭＯＳ演算増幅
回路を介して入力して出力端子に出力し、スイッチング
制御信号が第２の論理レベルであると、第１．第２の出
力ＭＯＳｈランジスタ回路はインアクティブになり、出
力端子を他から切り離す。
１．第２の出力ＭＯＳトランジスタ回路はアクティブに
なり、入力端子に印加された入力信号をＭＯＳ演算増幅
回路を介して入力して出力端子に出力し、スイッチング
制御信号が第２の論理レベルであると、第１．第２の出
力ＭＯＳｈランジスタ回路はインアクティブになり、出
力端子を他から切り離す。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＭＯＳアナログスイチの第１の実施例
を示す回路図である。
を示す回路図である。
ＶＤＤは正電源、ＩＮはスイッチの入力端子。
ＯＵＴはスイッチの出力端子、Ｃ０ＮＴはオン・オフ制
御信号入力端子、ＶＢはバイアス電圧入力端子、ＩＮＶ
、、ＩＮＶ２はインバータ、Ｐ１〜Ｐ５はＰチャネルＭ
ＯＳトランジスタ、Ｎ１〜Ｎ５はＮチャネルＭＯＳトラ
ンジスタを示し、トランジスタＰｌ、Ｐ２及びトランジ
スタＮｌ、Ｎ２゜Ｎ３により通常の演算増幅器を構成し
ている。また、制御信号φ１．φ２は第４図の従来例で
示されたものと同じである。
御信号入力端子、ＶＢはバイアス電圧入力端子、ＩＮＶ
、、ＩＮＶ２はインバータ、Ｐ１〜Ｐ５はＰチャネルＭ
ＯＳトランジスタ、Ｎ１〜Ｎ５はＮチャネルＭＯＳトラ
ンジスタを示し、トランジスタＰｌ、Ｐ２及びトランジ
スタＮｌ、Ｎ２゜Ｎ３により通常の演算増幅器を構成し
ている。また、制御信号φ１．φ２は第４図の従来例で
示されたものと同じである。
次に本実施例の動作について説明する。
制御信号入力端子Ｃ０ＮＴに印加される電圧が高レベル
であると、トランジスタＰ３．Ｎ４がカットオフとなり
、トランジスタＰ４．Ｐ５及びＮ５がオン状態となる。
であると、トランジスタＰ３．Ｎ４がカットオフとなり
、トランジスタＰ４．Ｐ５及びＮ５がオン状態となる。
従って演算増幅器はボルテージホロワ接続となり、入力
電圧は利得１倍で出力に伝達される。
電圧は利得１倍で出力に伝達される。
逆に、制御信号入力端子Ｃ０ＮＴに印加される電圧が低
レベルであると、トランジスタＰ３゜Ｎ４がオン状態と
なり、トランジスタＰ４゜Ｐ５．Ｎ５がカットオフとな
る。従って演算増幅器の出力はハイインピーダンスとな
り、入力信号を伝達しなくなる。従って本実施例は低抵
抗でかつ線形性の高いアナログスイッチを実現している
。
レベルであると、トランジスタＰ３゜Ｎ４がオン状態と
なり、トランジスタＰ４゜Ｐ５．Ｎ５がカットオフとな
る。従って演算増幅器の出力はハイインピーダンスとな
り、入力信号を伝達しなくなる。従って本実施例は低抵
抗でかつ線形性の高いアナログスイッチを実現している
。
第２図は、本発明の第２の実施例を示す回路図である。
ＶＤＤは正電源、ＩＮはスイッチの入力端子、ＯＵＴは
スイッチの出力端子、Ｃ０ＮＴはオン・オフ制御信号入
力端子、■、はバイアス電圧入力端子、ＩＮＶＩ 、Ｉ
ＮＶ２はインバータ、ｐＨ〜Ｐ１５． ＮＩＯ〜Ｎ１６
及びＣｃにより通常の演算増幅器を構成している。
スイッチの出力端子、Ｃ０ＮＴはオン・オフ制御信号入
力端子、■、はバイアス電圧入力端子、ＩＮＶＩ 、Ｉ
ＮＶ２はインバータ、ｐＨ〜Ｐ１５． ＮＩＯ〜Ｎ１６
及びＣｃにより通常の演算増幅器を構成している。
第１の実施例との違いは、第１の実施例が差動段１段の
演算増幅器を用いているのに対し、本実施例は２段構成
の演算増幅器を用いている点である。このことにより第
１の実施例よりも負荷駆動能力の高いアナログスイッチ
を実現できる。
演算増幅器を用いているのに対し、本実施例は２段構成
の演算増幅器を用いている点である。このことにより第
１の実施例よりも負荷駆動能力の高いアナログスイッチ
を実現できる。
第３図は本発明の第３の実施例を示す回路図である。
本実施例は第１図の実施例を応用して入出力切り替えス
イッチを構成したもので、アナログ人出カバッファ等へ
の応用が可能である。
イッチを構成したもので、アナログ人出カバッファ等へ
の応用が可能である。
ＶＤＤは正電源、ＩＯＩ及びＩＯ２は信号入出力端子、
Ｃ０ＮＴは制御信号入力端子、ＶＢはバイアス電圧入力
端子、ＩＮＶ、、ＩＮＶ２はインバータ、Ｐ２１−Ｐ２
ＯはＰチャネルトランジスタ、Ｎ２１〜Ｎ３０はＮチャ
ネルトランジスタを示す。
Ｃ０ＮＴは制御信号入力端子、ＶＢはバイアス電圧入力
端子、ＩＮＶ、、ＩＮＶ２はインバータ、Ｐ２１−Ｐ２
ＯはＰチャネルトランジスタ、Ｎ２１〜Ｎ３０はＮチャ
ネルトランジスタを示す。
本実施例の動作は第１の実施例の動作説明から容易に理
解することができる。つまり、本実施例は制御信号入力
端子Ｃ０ＮＴに印加される制御信号により、信号の伝達
方向を変化させる。今制御信号が高レベルであるとする
と左側の演算増幅器がホルテージホロワとなり、右欄の
演算増幅器の出力が高インピーダンスとなる。
解することができる。つまり、本実施例は制御信号入力
端子Ｃ０ＮＴに印加される制御信号により、信号の伝達
方向を変化させる。今制御信号が高レベルであるとする
と左側の演算増幅器がホルテージホロワとなり、右欄の
演算増幅器の出力が高インピーダンスとなる。
従って信号はＩＯＩからＩＯ２の方向へ伝達される。又
制御信号が低レベルの時には逆方向に信号が伝達される
。第１及び第２の実施例で示したように、本実施例も高
い線形性を有している。
制御信号が低レベルの時には逆方向に信号が伝達される
。第１及び第２の実施例で示したように、本実施例も高
い線形性を有している。
従って本実施例は低出力インピーダンスで線形性の高い
入出力切り替えスイッチを実現している。
入出力切り替えスイッチを実現している。
又、第２の実施によっても同様の機能を実現することが
できる。
できる。
［発明の効果コ
以上説明したように本発明は、スイッチング制御信号が
第１の論理レベルの時には、第２の出力ＭＯＳトランジ
スタ回路が第１の出力ＭＯＳトランジスタ回路を負荷と
して駆動し、入力信号を出力端子に伝達し、第２の論理
レベルの時には第１、第２の出力ＭＯＳトランジスタ回
路が出力端子なハイインピーダンスにすることにより、
低歪のアナログスイッチを実現できる効果がある。
第１の論理レベルの時には、第２の出力ＭＯＳトランジ
スタ回路が第１の出力ＭＯＳトランジスタ回路を負荷と
して駆動し、入力信号を出力端子に伝達し、第２の論理
レベルの時には第１、第２の出力ＭＯＳトランジスタ回
路が出力端子なハイインピーダンスにすることにより、
低歪のアナログスイッチを実現できる効果がある。
第１図は本発明のＭＯＳアナログスイッチの第１の実施
例を示す回路図、第２図、第３図はそれぞれ本発明の第
２．第３の実施例を示す回路図、第４図、第５図はそれ
ぞれ従来例を示す回路図である。 Ｐｌ〜Ｐ５． ｐＨ〜Ｐ１６ 、 Ｐ２１〜Ｐ３０．
Ｐ３２・・・Ｐチャネルトランジスタ、 Ｎ１〜Ｎ５． ＮＩＯ〜Ｎ１７ 、 Ｎ２１〜Ｎ３０．
Ｎ３１・・・Ｎチャネルトランジスタ、 ＩＮＶ、、 ＩＮＶ２・・・インバータ、Ｃｃ ・・
・容量。
例を示す回路図、第２図、第３図はそれぞれ本発明の第
２．第３の実施例を示す回路図、第４図、第５図はそれ
ぞれ従来例を示す回路図である。 Ｐｌ〜Ｐ５． ｐＨ〜Ｐ１６ 、 Ｐ２１〜Ｐ３０．
Ｐ３２・・・Ｐチャネルトランジスタ、 Ｎ１〜Ｎ５． ＮＩＯ〜Ｎ１７ 、 Ｎ２１〜Ｎ３０．
Ｎ３１・・・Ｎチャネルトランジスタ、 ＩＮＶ、、 ＩＮＶ２・・・インバータ、Ｃｃ ・・
・容量。
Claims (1)
- 【特許請求の範囲】 １、入力端子に印加される入力信号を差動増幅するＭＯ
Ｓ演算増幅回路と、 出力端子とアース間に接続され、スイッチング制御信号
が第１の論理レベルの時には、出力端子とアース間の負
荷となり、スイッチング制御信号が第２の論理レベルの
時には、出力端子とアース間を切り離す第１の出力ＭＯ
Ｓトランジスタ回路と、 出力端子と電源間に接続され、スイッチング制御信号が
第１の論理レベルの時には、ＭＯＳ演算増幅回路の出力
を入力して出力端子に出力し、スイッチング制御信号が
第２の論理レベルの時には、出力端子と電源間を切り離
し、出力端子をハイインピーダンスにする第２の出力Ｍ
ＯＳトランジスタ回路とを有するＭＯＳアナログスイッ
チ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5542990A JPH03255719A (ja) | 1990-03-06 | 1990-03-06 | Ｍｏｓアナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5542990A JPH03255719A (ja) | 1990-03-06 | 1990-03-06 | Ｍｏｓアナログスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03255719A true JPH03255719A (ja) | 1991-11-14 |
Family
ID=12998342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5542990A Pending JPH03255719A (ja) | 1990-03-06 | 1990-03-06 | Ｍｏｓアナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03255719A (ja) |
-
1990
- 1990-03-06 JP JP5542990A patent/JPH03255719A/ja active Pending
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