JPH0870224A - 出力緩衝増幅器 - Google Patents
出力緩衝増幅器Info
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Abstract
(57)【要約】
【目的】 大きい出力電圧スパンを可能にし、かつひず
みの少ない出力緩衝増幅器を得る。 【構成】 小さい出力電力に対する終段１、２、３、
４、７、８および大きい出力電力に対する終段９、１
０、１３、１４、１５、１６を有し、それらの出力端が
互いに接続されており、小さい出力電力に対する終段の
前に調節段１２が接続され、その一方の入力端は大きい
出力電力に対する終段の入力信号に比例する信号によ
り、またその他方の入力端は小さい出力電力に対する終
段の出力信号に比例する信号により駆動される。
みの少ない出力緩衝増幅器を得る。 【構成】 小さい出力電力に対する終段１、２、３、
４、７、８および大きい出力電力に対する終段９、１
０、１３、１４、１５、１６を有し、それらの出力端が
互いに接続されており、小さい出力電力に対する終段の
前に調節段１２が接続され、その一方の入力端は大きい
出力電力に対する終段の入力信号に比例する信号によ
り、またその他方の入力端は小さい出力電力に対する終
段の出力信号に比例する信号により駆動される。
Description
【０００１】
【産業上の利用分野】本発明は出力緩衝増幅器に関す
る。
る。
【０００２】
【従来の技術】出力緩衝増幅器はたとえば電話端末装置
のヒアリングカプセルおよびスピーカを動作するための
ような多くの用途に対するアナログ信号処理の際に必要
とされる。その際に出力緩衝増幅器に課せられる要求は
なかんずく、部分的に高いキャパシタンス成分を有する
低抵抗の負荷を駆動する能力、作動電圧のすぐ近くまで
の大きい出力信号スパン、伝達ひずみなしの十分な直線
性およびわずかな零入力電流の受け入れである。通常の
出力緩衝増幅器はＣＭＯＳ技術でＡＢ級の終段として構
成されており、２つのドレイン結合された相補性のＭＯ
Ｓトランジスタを有する。両ＭＯＳトランジスタは誤差
増幅器により駆動され、誤差増幅器源それぞれ両トラン
ジスタの結合されたドレイン端子により入力端に帰還結
合されている。このような出力緩衝増幅器はたとえばケ
ー、イー、ブレーマー（K.E.Brehmer ）およびジェー、
ビー、ウィーサー（J.B.Wieser）、^ 大スイングのＣＭ
ＯＳ電力増幅器（Large swing CMOS power amplifier)
”、ＩＥＥＥ Ｊ．固体回路、第ＳＣ‐１８巻、第６
２４〜６２９頁、１９８３年１２月、ビー、ケイ、アフ
ヤ、ピー、アール、グレイ、ダブリュ、エムバクス
タ、、及びジー、ティー、ウエハラ（B.K.Ahuja,P.R.Gr
ay,W.M.Baxter およびG.T.Uehara）、^ 遠隔通信応用の
ためのプログラマブルCMOSデュアルチャネルインタフェ
ースプロセッサ要素（A programmable CMOS dual chann
el interface processor for telecommunications appl
ications) ”、ＩＥＥＥ Ｊ．固体回路、第ＳＣ‐１９
巻、第８９２〜８９９頁、１９８４年１２月ならびにジ
ェー、エイ、フイッシャ（J.A.Fisher）、“高性能ＣＭ
ＯＳ電力増幅器（A high-performance CMOS power ampl
ifier)”ＩＥＥＥ Ｊ．固体回路、第ＳＣ‐２０巻、第
１２００〜１２０５頁１９８５年１２月から知られてい
る。
のヒアリングカプセルおよびスピーカを動作するための
ような多くの用途に対するアナログ信号処理の際に必要
とされる。その際に出力緩衝増幅器に課せられる要求は
なかんずく、部分的に高いキャパシタンス成分を有する
低抵抗の負荷を駆動する能力、作動電圧のすぐ近くまで
の大きい出力信号スパン、伝達ひずみなしの十分な直線
性およびわずかな零入力電流の受け入れである。通常の
出力緩衝増幅器はＣＭＯＳ技術でＡＢ級の終段として構
成されており、２つのドレイン結合された相補性のＭＯ
Ｓトランジスタを有する。両ＭＯＳトランジスタは誤差
増幅器により駆動され、誤差増幅器源それぞれ両トラン
ジスタの結合されたドレイン端子により入力端に帰還結
合されている。このような出力緩衝増幅器はたとえばケ
ー、イー、ブレーマー（K.E.Brehmer ）およびジェー、
ビー、ウィーサー（J.B.Wieser）、^ 大スイングのＣＭ
ＯＳ電力増幅器（Large swing CMOS power amplifier)
”、ＩＥＥＥ Ｊ．固体回路、第ＳＣ‐１８巻、第６
２４〜６２９頁、１９８３年１２月、ビー、ケイ、アフ
ヤ、ピー、アール、グレイ、ダブリュ、エムバクス
タ、、及びジー、ティー、ウエハラ（B.K.Ahuja,P.R.Gr
ay,W.M.Baxter およびG.T.Uehara）、^ 遠隔通信応用の
ためのプログラマブルCMOSデュアルチャネルインタフェ
ースプロセッサ要素（A programmable CMOS dual chann
el interface processor for telecommunications appl
ications) ”、ＩＥＥＥ Ｊ．固体回路、第ＳＣ‐１９
巻、第８９２〜８９９頁、１９８４年１２月ならびにジ
ェー、エイ、フイッシャ（J.A.Fisher）、“高性能ＣＭ
ＯＳ電力増幅器（A high-performance CMOS power ampl
ifier)”ＩＥＥＥ Ｊ．固体回路、第ＳＣ‐２０巻、第
１２００〜１２０５頁１９８５年１２月から知られてい
る。
【０００３】ドレイン結合された終段の利点は、出力信
号スパンが、出力トランジスタの大きいゲート‐ソース
間電圧が信号スパンを強く制限する簡単なソース結合さ
れた終段の場合よりも大きいことである。ドレイン結合
された終段における１つの問題は一般に、両誤差増幅器
に相異なるオフセット電圧が生じ、それらが零入力電流
の際の大きい偏差に通ずることである。従って、この回
路コンセプトの実際の応用の際には零入力電流のコント
ロールのために付加の費用が必要である。
号スパンが、出力トランジスタの大きいゲート‐ソース
間電圧が信号スパンを強く制限する簡単なソース結合さ
れた終段の場合よりも大きいことである。ドレイン結合
された終段における１つの問題は一般に、両誤差増幅器
に相異なるオフセット電圧が生じ、それらが零入力電流
の際の大きい偏差に通ずることである。従って、この回
路コンセプトの実際の応用の際には零入力電流のコント
ロールのために付加の費用が必要である。
【０００４】ジェー、エイ、フイッシャ（J.A.Fisher）
の前記文献２つの終段、すなわちドレイン結合された終
段およびソース結合された終段が互いに組み合わされて
いる出力緩衝増幅器が示されている。その場合より大き
い出力電力は主としてドレイン結合された終段によりも
たらされる。小さい出力電力お際には、すなわちたとえ
ばドレイン結合された終段の零入力電流の範囲内では、
これは前段に接続されているオフセット電圧源に基づい
て作動外にある。出力電力は専らソースドレイン結合さ
れた終段によりもたらされる。この作動の場合に対して
零入力電流は正確にＭＯＳトランジスタの相応のディメ
ンジョニングにより設定され得る。ソース結合された終
段はさらに、高い周波数に対してドレイン結合された終
段を橋絡することによって、誤差増幅器により惹起され
る位相差を減ずる。
の前記文献２つの終段、すなわちドレイン結合された終
段およびソース結合された終段が互いに組み合わされて
いる出力緩衝増幅器が示されている。その場合より大き
い出力電力は主としてドレイン結合された終段によりも
たらされる。小さい出力電力お際には、すなわちたとえ
ばドレイン結合された終段の零入力電流の範囲内では、
これは前段に接続されているオフセット電圧源に基づい
て作動外にある。出力電力は専らソースドレイン結合さ
れた終段によりもたらされる。この作動の場合に対して
零入力電流は正確にＭＯＳトランジスタの相応のディメ
ンジョニングにより設定され得る。ソース結合された終
段はさらに、高い周波数に対してドレイン結合された終
段を橋絡することによって、誤差増幅器により惹起され
る位相差を減ずる。
【０００５】しかしながら、この回路における１つの問
題は、終段の駆動のために設けられ通常のソースホロワ
ー段のバイアス電圧発生のために必要な入力段のなかの
２つのダイオードにより生ずる。両ダイオードに降下す
る電圧は出力緩衝増幅器全体の出力電圧スパンを強く制
限する。特にＣＭＯＳ技術での実現の際には両ダイオー
ドにおける電圧降下が少なくとも２Ｖの出力電圧スパン
の制限を生ずる。５Ｖの供給電圧を有する出力緩衝増幅
器に対して、このことは動作範囲のかなりの制限とな
る。
題は、終段の駆動のために設けられ通常のソースホロワ
ー段のバイアス電圧発生のために必要な入力段のなかの
２つのダイオードにより生ずる。両ダイオードに降下す
る電圧は出力緩衝増幅器全体の出力電圧スパンを強く制
限する。特にＣＭＯＳ技術での実現の際には両ダイオー
ドにおける電圧降下が少なくとも２Ｖの出力電圧スパン
の制限を生ずる。５Ｖの供給電圧を有する出力緩衝増幅
器に対して、このことは動作範囲のかなりの制限とな
る。
【０００６】ケイ、ナガライ（K.Nagarai)“大スイング
ＣＭＯＳ緩衝増幅器(Large-Swing CMOS Buffer Amplifi
er) ”、ＩＥＥＥ Ｊ．固体回路、第２４巻、第１号、
１９８９年２月には前記回路における出力電圧スパンの
改善のための可能性が示されている。そのために付加的
に、直列に接続されている両ダイオードの取り出し点に
おける電位を両供給電位の近くまで上昇または低下させ
ることを可能にする２つの相補性ＭＯＳトランジスタが
設けられている。その結果、出力緩衝増幅器の出力電圧
スパンも相応に増大する。
ＣＭＯＳ緩衝増幅器(Large-Swing CMOS Buffer Amplifi
er) ”、ＩＥＥＥ Ｊ．固体回路、第２４巻、第１号、
１９８９年２月には前記回路における出力電圧スパンの
改善のための可能性が示されている。そのために付加的
に、直列に接続されている両ダイオードの取り出し点に
おける電位を両供給電位の近くまで上昇または低下させ
ることを可能にする２つの相補性ＭＯＳトランジスタが
設けられている。その結果、出力緩衝増幅器の出力電圧
スパンも相応に増大する。
【０００７】しかし、最後にあげた回路の欠点は、付加
の相補性ＭＯＳトランジスタに基づいて特定の駆動範囲
内で、両ダイオードとならんで入力段に使用されるＭＯ
Ｓトランジスタがトリオード範囲内で作動させられ、こ
のことが全体として出力緩衝増幅器におけるひずみの増
大に通ずることである。
の相補性ＭＯＳトランジスタに基づいて特定の駆動範囲
内で、両ダイオードとならんで入力段に使用されるＭＯ
Ｓトランジスタがトリオード範囲内で作動させられ、こ
のことが全体として出力緩衝増幅器におけるひずみの増
大に通ずることである。
【０００８】
【発明が解決しようとする課題】本発明の課題は、前記
の形式の出力緩衝増幅器であって、これらの欠点を有し
ていないものを提供することである。
の形式の出力緩衝増幅器であって、これらの欠点を有し
ていないものを提供することである。
【０００９】
【課題を解決するための手段】この課題を解決するた
め、本発明においては、小さい出力電力に対する終段お
よび大きい出力電力に対する終段を有し、それらの出力
端が互いに接続されており、小さい出力電力に対する終
段の前に調節段が接続され、その一方の入力端は大きい
出力電力に対する終段の入力信号に比例する信号によ
り、またその他方の入力端は小さい出力電力に対する終
段の出力信号に比例する信号により駆動される。
め、本発明においては、小さい出力電力に対する終段お
よび大きい出力電力に対する終段を有し、それらの出力
端が互いに接続されており、小さい出力電力に対する終
段の前に調節段が接続され、その一方の入力端は大きい
出力電力に対する終段の入力信号に比例する信号によ
り、またその他方の入力端は小さい出力電力に対する終
段の出力信号に比例する信号により駆動される。
【００１０】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。２つの図面中で同一の構成要
素には同一の参照符号が付されている。
明を一層詳細に説明する。２つの図面中で同一の構成要
素には同一の参照符号が付されている。
【００１１】図１による実施例は、小さい出力電力に対
する終段および大きい出力電力に対する終段を有し、そ
れらの出力端は互いに接続され出力緩衝増幅器の出力端
２０を形成しており、さらに小さい出力電力に対する終
段の前に接続されている調節段を有し、その一方の入力
端は大きい出力電力に対する終段の入力信号に比例する
信号により、またその他方の入力端は小さい出力電力に
対する終段の出力信号に比例する信号により駆動され
る。大きい出力電力に対する終段は、ソース端子で正の
供給電位１８と、またドレイン端子で出力端２０と接続
されているｐチャネル形式のＭＯＳトランジスタ９と、
ソース端子で負の供給電位１９と、またドレイン端子で
出力端２０と接続されているｎチャネル形式のＭＯＳト
ランジスタ１０とから成っている。ＭＯＳトランジスタ
９および１０のこれらの両相補性ＭＯＳトランジスタの
ゲート端子はそれぞれ１つの誤差増幅器１３、１４の出
力端に接続されており、それらの非反転入力端は互いに
接続されており、また出力端２０と接続されている。両
誤差増幅器１３および１４の反転入力端はその前に接続
されているそれぞれ１つのオフセット電圧源１５、１６
を介して互いに接続されており、また差増幅器１２とし
て構成されている調節段の反転入力端と接続されてい
る。
する終段および大きい出力電力に対する終段を有し、そ
れらの出力端は互いに接続され出力緩衝増幅器の出力端
２０を形成しており、さらに小さい出力電力に対する終
段の前に接続されている調節段を有し、その一方の入力
端は大きい出力電力に対する終段の入力信号に比例する
信号により、またその他方の入力端は小さい出力電力に
対する終段の出力信号に比例する信号により駆動され
る。大きい出力電力に対する終段は、ソース端子で正の
供給電位１８と、またドレイン端子で出力端２０と接続
されているｐチャネル形式のＭＯＳトランジスタ９と、
ソース端子で負の供給電位１９と、またドレイン端子で
出力端２０と接続されているｎチャネル形式のＭＯＳト
ランジスタ１０とから成っている。ＭＯＳトランジスタ
９および１０のこれらの両相補性ＭＯＳトランジスタの
ゲート端子はそれぞれ１つの誤差増幅器１３、１４の出
力端に接続されており、それらの非反転入力端は互いに
接続されており、また出力端２０と接続されている。両
誤差増幅器１３および１４の反転入力端はその前に接続
されているそれぞれ１つのオフセット電圧源１５、１６
を介して互いに接続されており、また差増幅器１２とし
て構成されている調節段の反転入力端と接続されてい
る。
【００１２】小さい出力電力に対する終段は２つの相補
性ＭＯＳ入力トランジスタ、すなわちソース端子で正の
供給電位１８と接続されているｐチャネル形式のＭＯＳ
トランジスタ１と、ソース端子で負の供給電位１９と接
続されているｎチャネル形式のＭＯＳトランジスタ４と
から成っている。ＭＯＳトランジスタ４のドレイン‐ソ
ース間経路にｎチャネル形式のＭＯＳトランジスタ１７
のドレイン‐ソース間経路が並列に接続されており、そ
のゲート端子は差増幅器１２の出力端と接続されてい
る。両ＭＯＳトランジスタ１および４のドレイン端子は
２つのダイオードの直列回路を介して導通方向に互いに
接続されている。両ダイオードは、図示されている実施
例では、ゲートおよびドレイン端子が互いにかつＭＯＳ
トランジスタ１のドレイン端子と接続されているｎチャ
ネル形式のＭＯＳトランジスタ２により、またゲートお
よびドレイン端子が互いにかつＭＯＳトランジスタ４の
ドレイン端子と接続されているｐチャネル形式のＭＯＳ
トランジスタ３により与えられている。両ＭＯＳトラン
ジスタ２および３のソース端子は互いに接続されてお
り、また調節段の非反転入力端に、すなわち差増幅器１
２の非反転入力端に接続されている。ＭＯＳトランジス
タ１および４のドレイン端子には２つの別の相補性ＭＯ
Ｓ出力トランジスタが接続されている。これらは、ゲー
ト端子でＭＯＳトランジスタ１のドレイン端子と、また
ドレイン端子で正の供給電位１８と接続されているｎチ
ャネル形式のＭＯＳトランジスタ７と、ゲート端子でＭ
ＯＳトランジスタ４のドレイン端子と、またドレイン端
子で負の供給電位１９と接続されているｐチャネル形式
のＭＯＳトランジスタ８とから成っている。両ＭＯＳト
ランジスタ７および８のソース端子は互いに接続されて
おり、また小さい出力電力に対する終段の出力端を形成
している。従って、それらはさらに出力端２０に接続さ
れている。
性ＭＯＳ入力トランジスタ、すなわちソース端子で正の
供給電位１８と接続されているｐチャネル形式のＭＯＳ
トランジスタ１と、ソース端子で負の供給電位１９と接
続されているｎチャネル形式のＭＯＳトランジスタ４と
から成っている。ＭＯＳトランジスタ４のドレイン‐ソ
ース間経路にｎチャネル形式のＭＯＳトランジスタ１７
のドレイン‐ソース間経路が並列に接続されており、そ
のゲート端子は差増幅器１２の出力端と接続されてい
る。両ＭＯＳトランジスタ１および４のドレイン端子は
２つのダイオードの直列回路を介して導通方向に互いに
接続されている。両ダイオードは、図示されている実施
例では、ゲートおよびドレイン端子が互いにかつＭＯＳ
トランジスタ１のドレイン端子と接続されているｎチャ
ネル形式のＭＯＳトランジスタ２により、またゲートお
よびドレイン端子が互いにかつＭＯＳトランジスタ４の
ドレイン端子と接続されているｐチャネル形式のＭＯＳ
トランジスタ３により与えられている。両ＭＯＳトラン
ジスタ２および３のソース端子は互いに接続されてお
り、また調節段の非反転入力端に、すなわち差増幅器１
２の非反転入力端に接続されている。ＭＯＳトランジス
タ１および４のドレイン端子には２つの別の相補性ＭＯ
Ｓ出力トランジスタが接続されている。これらは、ゲー
ト端子でＭＯＳトランジスタ１のドレイン端子と、また
ドレイン端子で正の供給電位１８と接続されているｎチ
ャネル形式のＭＯＳトランジスタ７と、ゲート端子でＭ
ＯＳトランジスタ４のドレイン端子と、またドレイン端
子で負の供給電位１９と接続されているｐチャネル形式
のＭＯＳトランジスタ８とから成っている。両ＭＯＳト
ランジスタ７および８のソース端子は互いに接続されて
おり、また小さい出力電力に対する終段の出力端を形成
している。従って、それらはさらに出力端２０に接続さ
れている。
【００１３】本発明の実施例ではｐチャネル形式のＭＯ
Ｓトランジスタ５がそのドレイン端子を介して差増幅器
１２の反転入力端と、またそのソース端子を介して正の
供給電位１８と接続されている。さらにｎチャネル形式
のＭＯＳトランジスタ６がそのソース端子を介して負の
供給電位１９と、またそのドレイン端子を介して差増幅
器１２の反転入力端と接続されている。ＭＯＳトランジ
スタ５のゲート端子はＭＯＳトランジスタ１のゲート端
子と、またＭＯＳトランジスタ６のゲート端子はＭＯＳ
トランジスタ４のゲート端子と、出力緩衝増幅器の入力
端を形成して、結合されている。これらの両ＭＯＳ入力
トランジスタ、ＭＯＳトランジスタ５および６は大きい
出力電力に対する終段の駆動可能性を高める。最後に、
２つの差入力端２１および２２と、ＭＯＳトランジスタ
１、５または４、６のゲート端子と接続されている２つ
の差出力端とを有する入力増幅器１１が出力緩衝増幅器
の前に接続されている。これは一方では増幅率上昇のた
めに、また他方ではインピ−ダンス整合のために設けら
れている。
Ｓトランジスタ５がそのドレイン端子を介して差増幅器
１２の反転入力端と、またそのソース端子を介して正の
供給電位１８と接続されている。さらにｎチャネル形式
のＭＯＳトランジスタ６がそのソース端子を介して負の
供給電位１９と、またそのドレイン端子を介して差増幅
器１２の反転入力端と接続されている。ＭＯＳトランジ
スタ５のゲート端子はＭＯＳトランジスタ１のゲート端
子と、またＭＯＳトランジスタ６のゲート端子はＭＯＳ
トランジスタ４のゲート端子と、出力緩衝増幅器の入力
端を形成して、結合されている。これらの両ＭＯＳ入力
トランジスタ、ＭＯＳトランジスタ５および６は大きい
出力電力に対する終段の駆動可能性を高める。最後に、
２つの差入力端２１および２２と、ＭＯＳトランジスタ
１、５または４、６のゲート端子と接続されている２つ
の差出力端とを有する入力増幅器１１が出力緩衝増幅器
の前に接続されている。これは一方では増幅率上昇のた
めに、また他方ではインピ−ダンス整合のために設けら
れている。
【００１４】図１に対し、図２による実施例は、両終段
のＭＯＳ入力トランジスタ（ＭＯＳトランジスタ１、
４、５、６）はそれぞれカスケード回路の構成部分であ
るように変更されている。そのために、互いに結合され
たゲート端子にバイアス電位２７を与えられているｐチ
ャネル形式の２つのＭＯＳトランジスタ２３および２４
と、互いに結合されたゲート端子にバイアス電位２８を
与えられているｎチャネル形式の２つのＭＯＳトランジ
スタ２５および２６とが設けられており、それらのソー
ス‐ドレイン間経路を介して同一の導導型のＭＯＳ入力
トランジスタのそれぞれ１つの後にドレイン側で接続さ
れている。このことは、ドレイン結合されたＭＯＳトラ
ンジスタ２３および２５のソース端子がＭＯＳトランジ
スタ２４、２６のドレイン端子と接続されていることを
意味する。ＭＯＳトランジスタ２４および２６のソース
‐ドレイン間経路はその際にＭＯＳトランジスタ１、４
のドレイン端子とＭＯＳトランジスタ２、３のソース端
子との間に接続されている。
のＭＯＳ入力トランジスタ（ＭＯＳトランジスタ１、
４、５、６）はそれぞれカスケード回路の構成部分であ
るように変更されている。そのために、互いに結合され
たゲート端子にバイアス電位２７を与えられているｐチ
ャネル形式の２つのＭＯＳトランジスタ２３および２４
と、互いに結合されたゲート端子にバイアス電位２８を
与えられているｎチャネル形式の２つのＭＯＳトランジ
スタ２５および２６とが設けられており、それらのソー
ス‐ドレイン間経路を介して同一の導導型のＭＯＳ入力
トランジスタのそれぞれ１つの後にドレイン側で接続さ
れている。このことは、ドレイン結合されたＭＯＳトラ
ンジスタ２３および２５のソース端子がＭＯＳトランジ
スタ２４、２６のドレイン端子と接続されていることを
意味する。ＭＯＳトランジスタ２４および２６のソース
‐ドレイン間経路はその際にＭＯＳトランジスタ１、４
のドレイン端子とＭＯＳトランジスタ２、３のソース端
子との間に接続されている。
【００１５】さらに図２による実施例では図１のＭＯＳ
トランジスタ１７は省略されている。その結果、差増幅
器１２の出力端は直接にＭＯＳトランジスタ４のドレイ
ン端子に接続されている。ＭＯＳトランジスタ１７によ
り惹起される位相反転を補償するため、図２による出力
緩衝増幅器では差増幅器１２の反転入力端および非反転
入力端は図１に対し入れ換えられている。最後に、ここ
で両電圧ホロワーとして作動し、従ってまた帰還結合さ
れている出力緩衝増幅器は帰還結合の仕方が相違してい
る。帰還結合は、図１によれば出力端２０から入力増幅
器１１の１つの入力端へ（示されている２つの場合にこ
れは反転入力端である）、または図２によれば誤差増幅
器１３および１４の互いに結合された反転入力端から入
力増幅器１１の１つの入力端へ行うことができる。第１
の場合にはより大きい直線性が、また第２の場合にはよ
り大きい速さ、従ってまたより高い限界周波数が得られ
る。
トランジスタ１７は省略されている。その結果、差増幅
器１２の出力端は直接にＭＯＳトランジスタ４のドレイ
ン端子に接続されている。ＭＯＳトランジスタ１７によ
り惹起される位相反転を補償するため、図２による出力
緩衝増幅器では差増幅器１２の反転入力端および非反転
入力端は図１に対し入れ換えられている。最後に、ここ
で両電圧ホロワーとして作動し、従ってまた帰還結合さ
れている出力緩衝増幅器は帰還結合の仕方が相違してい
る。帰還結合は、図１によれば出力端２０から入力増幅
器１１の１つの入力端へ（示されている２つの場合にこ
れは反転入力端である）、または図２によれば誤差増幅
器１３および１４の互いに結合された反転入力端から入
力増幅器１１の１つの入力端へ行うことができる。第１
の場合にはより大きい直線性が、また第２の場合にはよ
り大きい速さ、従ってまたより高い限界周波数が得られ
る。
【００１６】本発明による出力緩衝増幅器の機能の仕方
は、２つの相異なる終段が出力側で並列接続されている
ことに基づいている。その際に１つの終段は小さい出力
電力範囲に対して設けられており、他の終段はより大き
い出力電力において初めて能動的になる。しかし両終段
の欠けている同期作動により惹起される不利な挙動を排
除するため、本発明によれば、調節増幅器が小さい出力
電力に対する終段の入力端と大きい出力電力に対する終
段の入力端との間に接続されており、両終段の同期作動
の設定のために、大きい出力電力に対する終段の入力信
号に比例する１つの信号と小さい出力電力に対する終段
の入力信号に比例する１つの信号とが調節増幅器により
評価される。両オフセット電圧源１５および１６は、大
きい出力電力に対する終段がより大きい入力信号値から
初めて能動的になるように作用する。出力緩衝増幅器全
体の駆動可能性を高めるため、大きい出力電力に対する
終段の入力端に供給電圧の高さ、すなわち正および負の
供給電位１８および１９の差の信号スパンを可能にする
両ＭＯＳトランジスタ５および６が付加されている。
は、２つの相異なる終段が出力側で並列接続されている
ことに基づいている。その際に１つの終段は小さい出力
電力範囲に対して設けられており、他の終段はより大き
い出力電力において初めて能動的になる。しかし両終段
の欠けている同期作動により惹起される不利な挙動を排
除するため、本発明によれば、調節増幅器が小さい出力
電力に対する終段の入力端と大きい出力電力に対する終
段の入力端との間に接続されており、両終段の同期作動
の設定のために、大きい出力電力に対する終段の入力信
号に比例する１つの信号と小さい出力電力に対する終段
の入力信号に比例する１つの信号とが調節増幅器により
評価される。両オフセット電圧源１５および１６は、大
きい出力電力に対する終段がより大きい入力信号値から
初めて能動的になるように作用する。出力緩衝増幅器全
体の駆動可能性を高めるため、大きい出力電力に対する
終段の入力端に供給電圧の高さ、すなわち正および負の
供給電位１８および１９の差の信号スパンを可能にする
両ＭＯＳトランジスタ５および６が付加されている。
【図１】本発明の一実施例の接続図である。
【図２】本発明の別の実施例の接続図である。
１〜１０ ＭＯＳトランジスタ １１ 入力増幅器 １２ 差増幅器 １３、１４ 誤差増幅器 １５、１６ オフセット電圧源 １８ 正の供給電位 １９ 負の供給電位 ２０ 出力端 ２１、２２ 差入力端 ２７、２８ バイアス電位
Claims (10)
- 【請求項１】 小さい出力電力に対する終段（１、２、
３、４、７、８）および大きい出力電力に対する終段
（９、１０、１３、１４、１５、１６）を有し、それら
の出力端が互いに接続されており、小さい出力電力に対
する終段（１、２、３、４、７、８）の前に調節段（１
２）が接続され、その一方の入力端は大きい出力電力に
対する終段（９、１０、１３、１４、１５、１６）の入
力信号に比例する信号により、またその他方の入力端は
小さい出力電力に対する終段（１、２、３、４、７、
８）の出力信号に比例する信号により駆動されることを
特徴とする出力緩衝増幅器。 - 【請求項２】 調節段が差増幅器（１２）を有すること
を特徴とする請求項１記載の出力緩衝増幅器。 - 【請求項３】 大きい出力電力に対する終段（１、２、
３、４、７、８）が、ドレイン結合された２つの相補性
のＭＯＳ出力トランジスタ（９、１０）と、それぞれ相
補性ＭＯＳ出力トランジスタ（９、１０）の前に接続さ
れている２つの逆接続された誤差増幅器（１３、１４）
とを有し、両誤差増幅器の入力端がそれぞれ前に接続さ
れているオフセット電圧原（１５、１６）を介して互い
に接続されていることを特徴とする請求項１または２記
載の出力緩衝増幅器。 - 【請求項４】 大きい出力電力に対する終段（１、２、
３、４、７、８）が、ドレイン結合された２つの相補性
ＭＯＳ入力トランジスタ（５、６）を有し、そのゲート
端子に入力信号が与えられていることを特徴とする請求
項１ないし３の１つに記載の出力緩衝増幅器。 - 【請求項５】 誤差増幅器（１３、１４）の帰還が誤差
増幅器（１３、１４）の入力端への相補性ＭＯＳ出力ト
ランジスタ（９、１０）の結合されたドレイン端子によ
り行われることを特徴とする請求項３または４記載の出
力緩衝増幅器。 - 【請求項６】 小さい出力電力に対する終段（１、２、
３、４、７、８）がソース結合された２つの別の相補性
ＭＯＳ出力トランジスタ（７、８）を有することを特徴
とする請求項１ないし５の１つに記載の出力緩衝増幅
器。 - 【請求項７】 小さい出力電力に対する終段（１、２、
３、４、７、８）が、ダイオード（２、３）から成る直
列回路を介して導通方法にドレイン結合された２つの別
の相補性ＭＯＳ入力トランジスタ（７、８）を有し、そ
れらのゲート端子に入力信号が与えられており、またダ
イオード（２、３）の直列回路の取り出し点から小さい
出力電力に対する終段（１、２、３、４、７、８）の出
力信号に比例する信号が取り出されることを特徴とする
請求項１ないし６の１つに記載の出力緩衝増幅器。 - 【請求項８】 相補性ＭＯＳ入力トランジスタ（１、
４；５、６）の後に、ゲート端子を介してバイアス電位
に接続されているそれぞれ同一の導導型の付加のＭＯＳ
トランジスタ（２３、２４、２５、２６）がカスコード
段を形成してドレイン側で接続されていることを特徴と
する請求項１ないし７の１つに記載の出力緩衝増幅器。 - 【請求項９】 調節増幅器（１２）の出力端が小さい出
力電力に対する終段（１、２、３、４、７、８）と、ゲ
ート端子で調節増幅器（１２）の出力端と接続されてお
りまたドレイン‐ソース間経路で小さい出力電力に対す
る終段（１、２、３、４、７、８）のＭＯＳ入力トラン
ジスタの１つ（４）のドレイン‐ソース間経路に並列接
続されているＭＯＳ駆動トランジスタ（１７）の中間接
続のもとに結合されており、また両終段のそれぞれ同一
の導導型のＭＯＳ入力トランジスタ（１、４、５、６）
のゲート端子が互いに接続されていることを特徴とする
請求項６ないし８の１つに記載の出力緩衝増幅器。 - 【請求項１０】 調節増幅器（１２）の出力端が小さい
出力電力に対する終段（１、２、３、４、７、８）のＭ
ＯＳ入力トランジスタの１つ（４）のドレイン端子と接
続されていることを特徴とする請求項６ないし８の１つ
に記載の出力緩衝増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AT91106068.9 | 1991-04-16 | ||
| EP91106068A EP0509113B1 (de) | 1991-04-16 | 1991-04-16 | Ausgangspufferverstärker mit grossem Signalhub |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870224A true JPH0870224A (ja) | 1996-03-12 |
| JP3347359B2 JP3347359B2 (ja) | 2002-11-20 |
Family
ID=8206628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11978292A Expired - Lifetime JP3347359B2 (ja) | 1991-04-16 | 1992-04-13 | 出力緩衝増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5210506A (ja) |
| EP (1) | EP0509113B1 (ja) |
| JP (1) | JP3347359B2 (ja) |
| DE (1) | DE59109062D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101153552B1 (ko) * | 2010-12-07 | 2012-06-12 | 한국과학기술원 | 선형 증폭기 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0669709B1 (en) * | 1994-02-28 | 1998-11-25 | STMicroelectronics S.r.l. | Output stage especially for integrated amplifiers with externally connected output power devices |
| US5585763A (en) * | 1995-03-30 | 1996-12-17 | Crystal Semiconductor Corporation | Controlled impedance amplifier |
| US5646576A (en) * | 1995-07-24 | 1997-07-08 | Motorola | Output stage of operational amplifier suitable for mounting on a substrate and method of amplifying therewith |
| US5677647A (en) * | 1995-10-20 | 1997-10-14 | Tektronix, Inc. | High power pulse waveform generator |
| GB2308027B (en) * | 1995-12-06 | 2000-05-10 | Plessey Semiconductors Ltd | Integrated circuit output buffer |
| FR2762161B1 (fr) * | 1997-04-15 | 1999-07-02 | Sgs Thomson Microelectronics | Comparateur a grande excursion de tension d'entree |
| DE19740697C1 (de) * | 1997-09-16 | 1999-02-11 | Siemens Ag | Verfahren und Vorrichtung zum Ansteuern einer integrierten Leistungsendstufe |
| US6018267A (en) * | 1998-03-10 | 2000-01-25 | Information Storage Devices, Inc. | High output swing operational amplifier using low voltage devices |
| US6066985A (en) * | 1998-09-10 | 2000-05-23 | Seiko Epson Corporation | Large swing input/output analog buffer |
| US6194951B1 (en) | 1998-09-15 | 2001-02-27 | Siemens Aktiengesellschaft | Method and device for diving an integrated power output stage |
| JP2000151291A (ja) * | 1998-11-12 | 2000-05-30 | Fujitsu Ltd | 演算増幅器 |
| DE69833635T2 (de) * | 1998-12-14 | 2007-01-18 | Alcatel | Verstärkungsanordnung mit Spannungsverstärkung und reduziertem Leistungsverbrauch |
| US6057734A (en) * | 1999-01-14 | 2000-05-02 | Seiko Epson Corporation | Symmetrical analog power amplifier |
| US6064258A (en) * | 1999-04-23 | 2000-05-16 | Lucent Technologies Inc. | Distributed gain line driver amplifier |
| US6452450B1 (en) | 2000-08-14 | 2002-09-17 | Intersil Americas Inc | Transconductance amplifier based precision half wave and full wave rectifier circuit |
| US6411163B1 (en) * | 2000-08-14 | 2002-06-25 | Intersil Americas Inc. | Transconductance amplifier circuit |
| US6492930B2 (en) | 2000-08-14 | 2002-12-10 | Intersil Americas Inc. | Reduced propagation delay current mode cascaded analog-to-digital converter and threshold bit cell therefor |
| US6829354B1 (en) | 2000-10-11 | 2004-12-07 | Intersil Corporation | Biasing arrangement for optimizing DC feed characteristics for subscriber line interface circuit |
| US6829353B1 (en) | 2000-10-11 | 2004-12-07 | Intersil Corporation | Mechanism for preventing clipping of pulse metering signals in telephone line card channels |
| US6873703B1 (en) | 2000-10-11 | 2005-03-29 | Intersil Corporation | Precision, low-power current-sense transmission channel for subscriber line interface circuit, programmable with single ended impedances and capable of exhibiting a voltage sense response |
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| US9401707B1 (en) * | 2015-04-01 | 2016-07-26 | Qualcomm Incorporated | Push-pull voltage driver with low static current variation |
| GB2602655B (en) * | 2021-01-08 | 2023-08-02 | Nordic Semiconductor Asa | Local oscillator buffer |
Family Cites Families (7)
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| US4739281A (en) * | 1986-08-28 | 1988-04-19 | Solid State Micro Technology For Music, Inc | Analog buffer amplifier |
| BE1000708A7 (nl) * | 1987-06-30 | 1989-03-14 | Bell Telephone Mfg | Correctieschakeling voor versterker. |
| US4973916A (en) * | 1987-12-11 | 1990-11-27 | Mcbaik Electronics, Ltd. | Operational amplifier driven power amplifier |
| GB8813349D0 (en) * | 1988-06-06 | 1988-07-13 | Gen Electric Co Plc | Amplifiers |
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| US5097233A (en) * | 1990-12-20 | 1992-03-17 | Hughes Aircraft Company | Coplanar 3dB quadrature coupler |
-
1991
- 1991-04-16 EP EP91106068A patent/EP0509113B1/de not_active Expired - Lifetime
- 1991-04-16 DE DE59109062T patent/DE59109062D1/de not_active Expired - Fee Related
-
1992
- 1992-04-13 JP JP11978292A patent/JP3347359B2/ja not_active Expired - Lifetime
- 1992-04-15 US US07/869,474 patent/US5210506A/en not_active Expired - Lifetime
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| KR101153552B1 (ko) * | 2010-12-07 | 2012-06-12 | 한국과학기술원 | 선형 증폭기 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE59109062D1 (de) | 1998-11-12 |
| US5210506A (en) | 1993-05-11 |
| EP0509113A1 (de) | 1992-10-21 |
| EP0509113B1 (de) | 1998-10-07 |
| JP3347359B2 (ja) | 2002-11-20 |
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