KR20040054089A - 간단한 구조의 바이어스단을 갖는 오피앰프의 입력레일투레일 회로 - Google Patents

Abstract

입력 트랜지스터로서 NMOS 트랜지스터(M4, M5)와 PMOS 트랜지스터(M2, M3)를 병렬로 연결하며, 상기한 입력 NMOS 트랜지스터(M4, M5)의 접속점과 접지의 사이에 바이어스 트랜지스터(M6)를 연결하며, 상기한 입력 PMOS 트랜지스터(M2, M3)의 접속점과 입력전압(VDD)의 사이에 바이어스 트랜지스터(M1)를 연결하는 구조를 갖는 입력 레일투레일 회로에 있어서,

입력 PMOS 트랜지스터(M2, M3)가 턴오프되는 바이어스 전압(VBP)에서 입력 NMOS 트랜지스터(M4, M5)가 동작되도록 하는 바이어스 트랜지스터(MB1, MB2)를 입력 PMOS 트랜지스터(M2, M3)의 접속점과 접지의 사이에 직렬로 설치하는 구조로 이루어지며,

입력 PMOS 트랜지스터가 턴오프되는 전압(VBP)에서만 입력 NMOS 트랜지스터가 동작되도록 하여 바이어스단이 복잡하지 않도록 간략화시키면서도, 입력 PMOS 트랜지스터와 입력 NMOS 트랜지스터가 각각 온오프되는 천이영역을 한곳으로 만들어 입력전압에 따라 트랜스컨덕스(gm)가 상대적으로 일정하게 유지되도록 하는, 간단한 구조의 바이어스단을 갖는 오피앰프의 입력 레일투레일 회로를 제공한다.

Description

간단한 구조의 바이어스단을 갖는 오피앰프의 입력 레일투레일 회로{Input Rail-to-Rail Circuit of the OP Amp}

이 발명은 오피앰프 분야에 관한 것으로서, 좀더 세부적으로 말하자면 입력 PMOS 트랜지스터가 턴오프되는 전압(VBP)에서만 입력 NMOS 트랜지스터가 동작되도록 하여 바이어스단이 복잡하지 않도록 간략화시키면서도, 입력 PMOS 트랜지스터와 입력 NMOS 트랜지스터가 각각 온오프되는 천이영역을 한곳으로 만들어 입력전압에 따라 트랜스컨덕스(gm)가 상대적으로 일정하게 유지되도록 하는, 간단한 구조의 바이어스단을 갖는 오피앰프의 입력 레일투레일 회로에 관한 것이다.

오피앰프(OP AMP)는 연산증폭기(Operational Amplifier)의 약자로서 고성능 범용 증폭기라고도 한다. 상기한 오피앰프는 원래 애널로그 계산기(현재는 디지털 계산기)에서 선형 연산요소로서 사용하기 위하여 개발되었지만, 간단하게 사용할 수 있게 된 때부터 증폭기 뿐만 아니라 능동필터(active filter), 임피던스 교환기, 선형 및 비선형의 신호처리 등과 같이 거의 모든 분야에 폭넓게 응용되어 사용되고 있다.

일반적으로 오피앰프의 입력 레일투레일(rail-to-rail) 회로는, 도 1에 도시되어 있는 바와 같이, 입력 트랜지스터로서 NMOS 트랜지스터(M4, M5)와 PMOS 트랜지스터(M2, M3)를 병렬로 연결하며, 상기한 입력 NMOS 트랜지스터(M4, M5)의 접속점과 접지의 사이에 바이어스 트랜지스터(M6)를 연결하며, 상기한 입력 PMOS 트랜지스터(M2, M3)의 접속점과 입력전압(VDD)의 사이에 바이어스 트랜지스터(M1)를 연결하는 구조로 이루어진다.

그러나, 상기한 바와 같이 입력 트랜지스터로서 NMOS 트랜지스터(M4, M5)와 PMOS 트랜지스터(M2, M3)를 병렬로 연결하여 사용하게 되면, 입력전압(VDD)에 따라 입력 NMOS 트랜지스터(M4, M5)와 입력 PMOS 트랜지스터(M2, M3)가 동작하는 영역이 3가지 영역으로 구분되어 트랜스컨덕턴스(transconductance) (gm) 값이 서로 다르게 됨으로써 입력전압(VDD)에 따라 이득(gain)이 달라지게 되는 문제점이 있다.

도 2는 이와 같이 입력 트랜지스터로서 NMOS 트랜지스터(M4, M5)와 PMOS 트랜지스터(M2, M3)를 병렬로 연결하여 사용하는 입력 레일투레일 회로에 있어서, 입력전압에 따른 트랜스컨덕턴스(gm) 값이 변화되는 특성을 보여주고 있다.

도 2에 도시되어 있는 바와 같이 입력 NMOS 트랜지스터(M4, M5)와 입력 PMOS 트랜지스터(M2, M3)를 병렬로 사용하는 입력 레일투레일 회로는, 입력전압(VDD)이 0~VN 일 때 NMOS 트랜지스터(M4, M5)는 턴오프되고 PMOS 트랜지스터(M2, M3)는 턴온됨으로써 트랜스컨덕턴스(gm)는 gm_P가 되고, 입력전압(VDD)이 VN~VP 일 때 NMOS 트랜지스터(M4, M5)는 턴온되고 PMOS 트랜지스터(M2, M3)도 턴온됨으로써 트랜스컨덕턴스(gm)는 gm_P+gm_N이 되고, 입력전압(VDD)이 VP~VDD 일 때 NMOS 트랜지스터(M4, M5)는 턴온되고 PMOS 트랜지스터(M2, M3)는 턴오프됨으로써 트랜스컨덕턴스(gm)는 gm_N이 됨으로써 입력전압(VDD)에 따라 트랜스컨덕턴스(gm)의 값이 변화된다.

따라서 도 1에 도시되어 있는 바와 같이 입력 트랜지스터로서 NMOS 트랜지스터(M4, M5)와 PMOS 트랜지스터(M2, M3)를 병렬로 사용하는 입력 레일투레일 회로는, 트랜스컨덕턴스(gm)의 값이 서로 다르게 됨으로써 입력전압(VDD)에 따라이득(gain)이 달라지게 되는 문제점이 있다.

이러한 문제점을 해결하기 위하여, 도 3에 도시되어 있는 바와 같이, 입력 트랜지스터로서 NMOS 트랜지스터(M4, M5)와 PMOS 트랜지스터(M2, M3)를 병렬로 연결하며, 상기한 입력 NMOS 트랜지스터(M4, M5)의 접속점과 접지의 사이에 바이어스 트랜지스터(M6)를 연결하며, 상기한 입력 PMOS 트랜지스터(M2, M3)의 접속점과 입력전압(VDD)의 사이에 바이어스 트랜지스터(M1)를 연결하는 구조를 갖는 입력 레일투레일 회로에 있어서, 바이어스 트랜지스터(MB1~MB6)를 추가로 설치하여 입력 트랜지스터의 동작영역에 따라 바이어스 전류를 달리하여 줌으로써 입력전압에 따른 트랜스컨덕턴스(gm)의 값이 일정한 특성을 나타내도록 하는 입력 레일투레일 회로가 제시된 바 있다.

도 4는 도 3에 도시되어 있는 바와 같은 입력 트랜지스터의 동작영역에 따라 바이어스 전류를 달리하여 주는 입력 레일투레일 회로의 입력전압에 따른 트랜스컨덕턴스(gm) 값이 일정하게 유지되는 특성을 보여주고 있다.

도 4에 도시되어 있는 바와 같이 입력 트랜지스터의 동작영역에 따라 바이어스 전류를 달리하여 주는 입력 레일투레일 회로는, 입력전압(VDD)이 0~VBN 일 때 NMOS 트랜지스터(M4, M5)는 턴오프되고 PMOS 트랜지스터(M2, M3)는 턴온됨과 동시에 바이어스 트랜지스터(MB1, MB2, MB3)는 턴온되고 바이어스 트랜지스터(MB4, MB5, MB6)는 턴오프됨으로써 트랜스컨덕턴스(gm)는 2gm_P가 되고, 입력전압(VDD)이 VBN~VBP일 때 NMOS 트랜지스터(M4, M5)는 턴온되고 PMOS 트랜지스터(M2, M3)도 턴온됨과 동시에 바이어스 트랜지스터(MB1, MB2, MB3)는 턴오프되고 바이어스 트랜지스터(MB4, MB5, MB6)도 턴오프됨으로써 트랜스컨덕턴스(gm)는 gm_P+gm_N이 되고, 입력전압(VDD)이 VBP~VDD 일 때 NMOS 트랜지스터(M4, M5)는 턴온되고 PMOS 트랜지스터(M2, M3)는 턴오프됨과 동시에 바이어스 트랜지스터(MB1, MB2, MB3)는 턴오프되고 바이어스 트랜지스터(MB4, MB5, MB6)는 턴온됨으로써 트랜스컨덕턴스(gm)는 2gm_N이 되어, 입력전압(VDD)에 따른 트랜스컨덕턴스(gm)의 값이 일정하게 유지된다.

이를 요약하면, 입력전압이 PMOS 트랜지스터(M2, M3)가 턴오프될때의 전압(VBP) 보다 증가하게 되면 입력 NMOS 트랜지스터(M4, M5)의 바이어스 전류가 4배로 증가하여 PMOS 트랜지스터(M2, M3)와 NMOS 트랜지스터(M4, M5)가 동시에 동작할 때의 트랜스컨덕턴스(gm)의 값과 같게 되며, 입력전압이 NMOS 트랜지스터(M4, M5)가 턴오프될 때의 전압(VBN) 보다 감소하게 되면 입력 PMOS 트랜지스터(M2, M3)의 바이어스 전류가 4배로 증가하여 PMOS 트랜지스터(M2, M3)와 NMOS 트랜지스터(M4, M5)가 동시에 동작할 때의 트랜스컨덕턴스(gm)의 값과 같게 된다.

즉, PMOS 트랜지스터(M2, M3), 또는 NMOS 트랜지스터(M4, M5)중에서 하나만이 동작하는 영역에서 바이어스(bias) 전류가 4배가 되도록 바이어스단을 설계함으로써 입력전압에 따른 트랜스컨덕턴스(gm)가 일정한 특성을 가지도록 한다.

그러나, 이와 같은 종래의 오피앰프의 입력 레일투레일 회로는, 일정한 트랜스컨덕턴스(gm) 특성을 갖도록 하기 위해서 다수개의 바이어스 트랜지스터를 필요로 함으로써, 즉 입력 PMOS 트랜지스터가 턴오프되는 전압(VBP)과 입력 NMOS 트랜지스터가 턴오프되는 전압(VBN)을 각각 생성하기 위해서, 그리고 차동 NMOS 트랜지스터의 바이어스 트랜지스터(M6)를 바이어스하기 위해서, 별도의 바이어스단을 3개를 필요로 하게 됨으로써 바이어스단이 매우 복잡해지게 되는 문제점이 있다.

또한, 종래의 오피앰프의 입력 레일투레일 회로는, 입력전압에 따른 트랜스컨덕턴스(gm)가 상대적으로 일정한 특성을 보이기는 하지만, PMOS 트랜지스터와 NMOS 트랜지스터가 온/오프되는 천이영역이 2곳이 존재하게 되어 이 영역에서 트랜스컨덕턴스(gm)의 값이 변동되는 문제점을 가지고 있다.

이 발명의 목적은 이와 같은 종래의 문제점을 해결하기 위한 것으로서, 입력 PMOS 트랜지스터가 턴오프되는 전압(VBP)에서만 입력 NMOS 트랜지스터가 동작되도록 하여 바이어스단이 복잡하지 않도록 간략화시키면서도, 입력 PMOS 트랜지스터와 입력 NMOS 트랜지스터가 각각 온오프되는 천이영역을 한곳으로 만들어 입력전압에 따라 트랜스컨덕스(gm)가 상대적으로 일정하게 유지되도록 하는, 간단한 구조의 바이어스단을 갖는 오피앰프의 입력 레일투레일 회로를 제공하는 데 있다.

도 1은 종래의 오피앰프의 입력 레일투레일 회로의 구성도이다.

도 2는 도 1의 입력 레일투레일 회로의 입력전압에 따른 트랜스컨덕턴스(gm) 값의 특성을 보여주는그래프이다.

도 3은 종래의 오피앰프의 입력 레일투레일 회로의 다른 구성도이다.

도 4는 도 3의 입력 레일투레일 회로의 입력전압에 따른 트랜스컨덕턴스(gm) 값의 특성을 보여주는 그래프이다.

도 5는 이 발명의 일실시예에 따른 간단한 구조의 바이어스단을 갖는 오피앰프의 입력 레일투레일 회로의 구성도이다.

도 6은 도 5의 입력 레일투레일 회로의 입력전압에 따른 트랜스컨덕턴스(gm) 값의 특성을 보여주는 그래프이다.

* 도면의 주요 부분에 대한 부호의 설명 *

M2, M3 : 입력 PMOS 트랜지스터

M4, M5 : 입력 NMOS 트랜지스터

MB1~MB8 : 바이어스 트랜지스터

이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 이 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 동작상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.

참고로, 여기에서 개시되는 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 실시예를 선정하여 제시한 것일 뿐, 이 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.

이 발명의 일실시예에 따른 간단한 구조의 바이어스단을 갖는 오피앰프의 입력 레일투레일 회로의 구성은, 도 5에 도시되어 있는 바와 같이, 입력 트랜지스터로서 NMOS 트랜지스터(M4, M5)와 PMOS 트랜지스터(M2, M3)를 병렬로 연결하며, 상기한 입력 NMOS 트랜지스터(M4, M5)의 접속점과 접지의 사이에 바이어스 트랜지스터(M6)를 연결하며, 상기한 입력 PMOS 트랜지스터(M2, M3)의 접속점과 입력전압(VDD)의 사이에 바이어스 트랜지스터(M1)를 연결하는 구조를 갖는 입력 레일투레일 회로에 있어서, 입력 PMOS 트랜지스터(M2, M3)가 턴오프되는 바이어스 전압(VBP)에서 입력 NMOS 트랜지스터(M4, M5)가 동작되도록 하는 바이어스 트랜지스터(MB1, MB2)를 입력 PMOS 트랜지스터(M2, M3)의 접속점과 접지의 사이에 직렬로 설치하는 구조로 이루어진다.

상기한 바이어스 트랜지스터(MB7)는 PMOS 트랜지스터로 이루어지며, 상기한 바이어스 트랜지스터(MB8)는 NMOS 트랜지스터로 이루어진다.

상기한 구성에 의한, 이 발명의 일실시예에 따른 간단한 구조의 바이어스단을 갖는 오피앰프의 입력 레일투레일 회로의 작용은 다음과 같다.

도 6은 도 5의 입력 레일투레일 회로의 입력전압에 따른 트랜스컨덕턴스(gm) 값의 특성을 보여주는 그래프로서, 도 6에 도시되어 있는 바와같이, 입력전압(VDD)이 0~VBP 일 때 NMOS 트랜지스터(M4, M5)는 턴오프되고 PMOS 트랜지스터(M2, M3)는 턴온되고 바이어스 트랜지스터(MB7, MB8)는 턴오프됨으로써 트랜스컨덕턴스(gm)는 gm_P가 되고, 입력전압(VDD)이 VBP~VDD일 때 NMOS 트랜지스터(M4, M5)는 턴온되고 PMOS 트랜지스터(M2, M3)는 턴오프되고 바이어스 트랜지스터(MB7, MB8)는 턴온됨으로써 트랜스컨덕턴스(gm)는 gm_N이 됨으로써 입력전압(VDD)에 따른 트랜스컨덕턴스(gm)의 값이 일정하게 유지된다.

따라서, 입력 PMOS 트랜지스터(M2, M3)가 턴오프되는 바이어스 전압(VBP)에서 입력 NMOS 트랜지스터(M4, M5)가 동작되므로, 입력 PMOS 트랜지스터(M2, M3)가 턴오프되는 전압(VBP)만 필요로 하므로, 이를 위한 바이어스 트랜지스터(MB1, MB2)만을 추가하여 회로구성을 할 수가 있음으로써 종래의 입력 레일투레일 회로의 동작특성을 그대로 유지하면서 회로의 구조를 단순화시키고, 칩사이즈를 줄일 수가 있게 된다.

또한, 본 발명은 입력 트랜지스터인 PMOS 트랜지스터(M2, M3)와 NMOS 트랜지스터(M4, M5)가 각각 온/오프되는 천이영역을 한곳으로 만들어 상대적으로 일정한 트랜스컨덕턴스(gm) 특성을 갖도록 한다.

전체적으로 종래와 비교하여 볼때, 입력 트랜지스터의 동작영역이 서로 상이하게 다르고, 이로 인해 바이어스점을 잡아주는 바이어스단이 간단해짐으로써 복잡한 바이어스단을 간략화시킬 수가 있고, 입력 트랜지스터인 PMOS 트랜지스터와 NMOS 트랜지스터가 온/오프되는 천이영역이 한곳으로 줄어들어 입력전압에 따라 일정한 트랜스컨덕턴스(gm)를 구현하는 것이 용이하다.

이상의 실시예에서 살펴 본 바와 같이 이 발명은, 입력 PMOS 트랜지스터가 턴오프되는 전압(VBP)에서만 입력 NMOS 트랜지스터가 동작되도록 하여 바이어스단이 복잡하지 않도록 간략화시키면서도, 입력 PMOS 트랜지스터와 입력 NMOS 트랜지스터가 각각 온오프되는 천이영역을 한곳으로 만들어 입력전압에 따라 트랜스컨덕스(gm)가 상대적으로 일정하게 유지되도록 하는 효과를 갖는다.

Claims (3)

1. 입력 트랜지스터로서 NMOS 트랜지스터(M4, M5)와 PMOS 트랜지스터(M2, M3)를 병렬로 연결하며, 상기한 입력 NMOS 트랜지스터(M4, M5)의 접속점과 접지의 사이에 바이어스 트랜지스터(M6)를 연결하며, 상기한 입력 PMOS 트랜지스터(M2, M3)의 접속점과 입력전압(VDD)의 사이에 바이어스 트랜지스터(M1)를 연결하는 구조를 갖는 입력 레일투레일 회로에 있어서,

   입력 PMOS 트랜지스터(M2, M3)가 턴오프되는 바이어스 전압(VBP)에서 입력 NMOS 트랜지스터(M4, M5)가 동작되도록 하는 바이어스 트랜지스터(MB1, MB2)를 입력 PMOS 트랜지스터(M2, M3)의 접속점과 접지의 사이에 직렬로 설치하는 구조로 이루어지는 것을 특징으로 하는 간단한 구조의 바이어스단을 갖는 오피앰프의 입력 레일투레일 회로.
2. 제 1 항에 있어서, 상기한 바이어스 트랜지스터(MB7)는 PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 간단한 구조의 바이어스단을 갖는 오피앰프의 입력 레일투레일 회로.
3. 제 1 항에 있어서, 상기한 바이어스 트랜지스터(MB8)는 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 간단한 구조의 바이어스단을 갖는 오피앰프의 입력 레일투레일 회로.