CN104660195A - 一种全差分轨至轨运算放大器 - Google Patents

Abstract

本发明提供了一种全差分轨至轨运算放大器，包括：输入级电路、第一级放大电路和第二级放大电路；输入级电路，用于将输入信号传递至第一级放大电路，其中，输入信号的共模电压大于等于零，并且小于等于电源电压值；第一级放大电路，用于将输入级电路传递的输入信号进行放大，得到一级放大输入信号，并将该一级放大输入信号传递到第二级放大电路；第二级放大电路，用于将第一级放大电路传递的一级放大输入信号进行放大，得到二级放大输入信号，并将该二级放大输入信号输出。本发明在输入信号共模电压达到电源电压的情况下，全差分轨至轨运算放大器仍能正常工作。

Description

一种全差分轨至轨运算放大器

技术领域

本发明涉及模拟电路设计领域，特别是涉及一种全差分轨至轨运算放大器。

背景技术

随着便携式电子产品的发展，集成电路的电源电压不断降低，对模拟电路设计提出巨大挑战。电源电压的降低直接降低了运算放大器的动态范围，影响其应用，如何提高运算放大器的共模范围成为研究的热点。

发明内容

本发明所要解决的技术问题在于，提供了一种全差分轨至轨运算放大器，能够使得输入信号电压在达到电源电压的情况下，保证全差分轨至轨运算放大器正常工作。

为了解决上述技术问题，本发明采用如下技术方案：

依据本发明的一个方面，提供了一种全差分轨至轨运算放大器，包括：输入级电路、第一级放大电路和第二级放大电路，其中，

所述输入级电路，用于将输入信号传递至所述第一级放大电路，其中，所述输入信号的共模电压大于等于零，小于等于电源电压值；

所述第一级放大电路，用于将所述输入级电路传递的输入信号进行放大，得到一级放大输入信号，并将该一级放大输入信号传递到所述第二级放大电路；

所述第二级放大电路，用于将所述第一级放大电路传递的一级放大输入信号进行放大，得到二级放大输入信号，并将该二级放大输入信号输出。

可选的，所述输入级电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；

其中，所述第一晶体管、第四晶体管、第五晶体管、第七晶体管、第八晶体管和第十二晶体管均是P沟道场效应晶体管；

所述第二晶体管、第三晶体管、第六晶体管、第九晶体管、第十晶体管和第十一晶体管均是N沟道场效应晶体管；

所述第一晶体管的栅极与第一尾电流偏置电压相连，所述第一晶体管的源极与电源相连，所述第一晶体管的漏极与所述第四晶体管的源极、第五晶体管的源极、第七晶体管的漏极和第十二晶体管的源极相连；

所述第二晶体管的栅极与所述第四晶体管的栅极相连，并且为所述全差分轨至轨运算放大器的正输入端，所述第二晶体管的源极与所述第三晶体管的源极、第六晶体管的漏极、第九晶体管的源极和第十晶体管的漏极相连；

所述第三晶体管的栅极与所述第五晶体管的栅极相连，并且为所述全差分轨至轨运算放大器的负输入端；

所述第六晶体管的栅极与第二尾电流偏置电压相连，所述第六晶体管的源极接地；

所述第七晶体管的栅极与所述第八晶体管的栅极、漏极和第九晶体管的漏极相连；所述第七晶体管的源极与所述电源相连；

第八晶体管的源极与所述电源相连；

第九晶体管的栅极与P管开启电压相连；

所述第十晶体管的栅极与所述第十一晶体管的栅极、漏极和第十二晶体管的漏极相连，所述第十晶体管的源极接地；

所述第十一晶体管的源极接地；

所述第十二晶体管的栅极与N管开启电压相连。

可选的，所述第七晶体管的尺寸为所述第八晶体管尺寸的2至4倍；

所述第十晶体管的尺寸为所述第十一晶体管尺寸的2至4倍；

当所述全差分轨至轨运算放大器的正输入端处的输入电压值介于所述P管开启电压和所述N管开启电压之间时，所述第二晶体管、第三晶体管、第四晶体管和第五晶体管导通。

可选的，当所述全差分轨至轨运算放大器的正输入端处的输入电压值小于或者等于所述P管开启电压时，所述第四晶体管和第五晶体管导通。

可选的，当所述全差分轨至轨运算放大器的正输入端处的输入电压值大于或者等于所述N管开启电压时，所述第二晶体管和第三晶体管导通。

可选的，所述第一级放大电路包括：第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管；

其中，所述第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管均是P沟道场效应晶体管；

所述第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管均是N沟道场效应晶体管；

所述第十三晶体管的栅极与所述第十四晶体管的栅极和第一输入偏置电压相连，所述第十三晶体管的源极与所述电源相连，所述第十三晶体管的漏极与所述第二晶体管的漏极和第十五晶体管的源极相连；

所述第十四晶体管的源极与所述电源相连，所述第十四晶体管的漏极与所述第三晶体管的漏极和第十六晶体管的源极相连；

所述第十五晶体管的栅极与所述第十六晶体管的栅极和第二输入偏置电压相连，所述第十五晶体管的漏极与所述第十七晶体管的漏极相连；

所述第十六晶体管的漏极与所述第十八晶体管的漏极相连；

所述第十七晶体管的栅极与所述第十八晶体管的栅极和第三输入偏置电压相连，所述第十七晶体管的源极与所述第四晶体管的漏极和第十九晶体管的漏极相连；

所述第十八晶体管的源极与所述第五晶体管的漏极和第二十晶体管的漏极相连；

所述第十九晶体管的栅极与所述第二十晶体管的栅极相连，所述第十九晶体管的源极接地；

所述第二十晶体管的源极接地。

可选的，所述第二级放大电路包括：第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管；

其中，所述第二十一晶体管和第二十二晶体管均是P沟道场效应晶体管；

所述第二十三晶体管和第二十四晶体管均是N沟道场效应晶体管；

所述第二十一晶体管的栅极与所述第十五晶体管的漏极相连，所述第二十一晶体管的源极与所述电源相连，所述第二十一晶体管的漏极与所述第二十三晶体管的漏极相连；

所述第二十二晶体管的栅极与所述第十六晶体管的漏极相连，所述第二十二晶体管的源极与所述电源相连，所述第二十二晶体管的漏极与所述第二十四晶体管的漏极相连；

所述第二十三晶体管的栅极与所述第二十四晶体管的栅极相连，所述第二十三晶体管的源极接地；

所述第二十四晶体管的源极接地。

可选的，所述全差分轨至轨运算放大器还包括：第一补偿电容、第二补偿电容、第三补偿电容、第四补偿电容、第一补偿电阻、第二补偿电阻、第三补偿电阻和第四补偿电阻；

其中，所述第一补偿电容的尺寸与第三补偿电容的尺寸相等，所述第二补偿电容的尺寸与第四补偿电容的尺寸相等，所述第一补偿电阻的尺寸与第三补偿电阻的尺寸相等，所述第二补偿电阻的尺寸与第四补偿电阻的尺寸相等；

第一补偿电容的第一端与所述第十五晶体管的漏极相连，第一补偿电容的第二端与所述第一补偿电阻的第一端相连，所述第一补偿电阻的第二端与所述第二十一晶体管的漏极相连；

第二补偿电容的第一端与所述第十五晶体管的漏极相连，第二补偿电容的第二端与所述第二补偿电阻的第一端相连，所述第二补偿电阻的第二端与所述第二十二晶体管的漏极相连；

第三补偿电容的第一端与所述第十六晶体管的漏极相连，第三补偿电容的第二端与所述第三补偿电阻的第一端相连，所述第三补偿电阻的第二端与所述第二十二晶体管的漏极相连；

第四补偿电容的第一端与所述第十六晶体管的漏极相连，第四补偿电容的第二端与所述第四补偿电阻的第一端相连，所述第四补偿电阻的第二端与所述第二十一晶体管的漏极相连。

可选的，所述全差分轨至轨运算放大器还包括：第一级共模反馈电路；

所述第一级共模反馈电路包括：第二十五晶体管、第二十六晶体管、第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管、第三十一晶体管、第三十二晶体管、第三十三晶体管、第一电阻和第二电阻；

其中，第二十五晶体管、第二十六晶体管、第二十九晶体管、第三十晶体管和第三十一晶体管均是P沟道场效应晶体管；

第二十七晶体管、第二十八晶体管、第三十二晶体管和第三十三晶体管均是N沟道场效应晶体管；

所述第一电阻的尺寸与第二电阻的尺寸相等；

所述第二十五晶体管的栅极与所述第二十一晶体管的栅极相连，所述第二十五晶体管的源极与所述电源相连，所述第二十五晶体管的漏极与所述第一电阻的第一端和所述第二十七晶体管的漏极相连；

所述第二十六晶体管的栅极与所述第二十二晶体管的栅极相连，所述第二十六晶体管的源极与所述电源相连，所述第二十六晶体管的漏极与所述第二电阻的第一端和所述第二十八晶体管的漏极相连；

所述第二十七晶体管的栅极与所述第二十八晶体管的栅极和第四输入偏置电压相连，所述第二十七晶体管的源极接地；

所述第二十八晶体管的源极接地；

所述第二十九晶体管的栅极与第三尾电流偏置电压相连，所述第二十九晶体管的源极与所述电源相连，所述第二十九晶体管的漏极与所述第三十晶体管的源极和第三十一晶体管的源极相连；

所述第三十晶体管的栅极与所述第一电阻的第二端和所述第二电阻的第二端相连，所述第三十晶体管的漏极与所述第三十二晶体管的漏极、栅极和第三十三晶体管的栅极相连；

所述第三十一晶体管的栅极与第一参考电压相连，所述第三十一晶体管的漏极与所述第二十晶体管的栅极和第三十三晶体管的漏极相连；

所述第三十二晶体管的源极接地；

所述第三十三晶体管的源极接地。

可选的，所述全差分轨至轨运算放大器还包括：第二级共模反馈电路；

所述第二级共模反馈电路包括：第三十四晶体管、第三十五晶体管、第三十六晶体管、第三十七晶体管、第三十八晶体管、第三十九晶体管、第四十晶体管、第四十一晶体管、第四十二晶体管、第三电阻和第四电阻；

其中，所述第三十四晶体管、第三十五晶体管、第三十六晶体管、第三十七晶体管、第三十八晶体管、第三十九晶体管和第四十晶体管均是P沟道场效应晶体管；

第四十一晶体管和第四十二晶体管均是N沟道场效应晶体管；

所述第三电阻的尺寸与第四电阻的尺寸相等；

所述第三十四晶体管的栅极与所述第三十五晶体管的栅极和第五输入偏置电压相连，所述第三十四晶体管的源极与所述电源相连，所述第三十四晶体管的漏极与所述第三电阻的第一端和所述第三十六晶体管的漏极相连；

所述第三十五晶体管的源极与所述电源相连，所述第三十五晶体管的漏极与所述第四电阻的第一端和所述第三十七晶体管的漏极相连；

所述第三十六晶体管的栅极接地，所述第三十六晶体管的衬底与所述第二十一晶体管的漏极相连，所述第三十六晶体管的源极接地；

所述第三十七晶体管的栅极接地，所述第三十七晶体管的衬底与所述第二十二晶体管的漏极相连，所述第三十七晶体管的源极接地；

所述第三十八晶体管的栅极与所述第四尾电流偏置电压相连，所述第三十八晶体管的源极与所述电源相连，所述第三十八晶体管的漏极与所述第三十九晶体管的源极和第四十晶体管的源极相连；

所述第三十九晶体管的栅极与所述第三电阻的第二端和第四电阻的第二端相连，所述第三十九晶体管的漏极与所述第四十一晶体管的栅极、漏极和第四十二晶体管的栅极相连；

所述第四十晶体管的栅极与第二参考电压相连，所述第四十晶体管的漏极与所述第二十四晶体管的栅极、第四十二晶体管的漏极相连；

所述第四十一晶体管的源极接地；

所述第四十二晶体管的源极接地。

本发明实施例的有益效果至少包括：本发明实施例提供的全差分轨至轨运算放大器通过第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管来构成输入级电路，实现输入共模范围轨至轨均能正常工作，不受输入共模电平的限制，第二级共模反馈电路输入端利用衬底驱动方式，极大扩展了第二级共模反馈电路的输入共模范围同时也延展了全差分轨至轨运算放大器的输出摆幅。本发明实施例与传统的折叠共源共栅放大器相比较，拥有轨至轨的输入共模电平和极宽的输出摆幅，同时也具有很高的直流开环增益。

附图说明

图1表示本发明实施例全差分轨至轨运算放大器的电路结构图之一；

图2表示本发明实施例全差分轨至轨运算放大器的电路结构图之二；

图3表示本发明实施例全差分轨至轨运算放大器的电路结构图之三；

图4表示本发明实施例全差分轨至轨运算放大器的电路结构图之四。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本发明进行详细描述。

如图1所示，为本发明实施例提供的全差分轨至轨运算放大器的电路结构图，该全差分轨至轨运算放大器包括：输入级电路11、第一级放大电路12和第二级放大电路13，其中，输入级电路11包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12，其中，第一晶体管M1、第四晶体管M4、第五晶体管M5、第七晶体管M7、第八晶体管M8和第十二晶体管M12均是P沟道场效应晶体管，第二晶体管M2、第三晶体管M3、第六晶体管M6、第九晶体管M9、第十晶体管M10和第十一晶体管M11均是N沟道场效应晶体管。

第一晶体管M1的栅极与第一尾电流偏置电压(VSS1)相连，第一晶体管M1的源极与电源VDD相连，第一晶体管M1的漏极与第四晶体管M4的源极、第五晶体管M5的源极、第七晶体管M7的漏极和第十二晶体管M12的源极相连；第二晶体管M2的栅极与第四晶体管M4的栅极相连，并且为全差分轨至轨运算放大器的正输入端，第二晶体管M2的源极与第三晶体管M3的源极、第六晶体管M6的漏极、第九晶体管M9的源极和第十晶体管M10的漏极相连；第三晶体管M3的栅极与第五晶体管M5的栅极相连，并且为全差分轨至轨运算放大器的负输入端；第六晶体管M6的栅极与第二尾电流偏置电压相连，第六晶体管M6的源极接地；第七晶体管M7的栅极与第八晶体管M8的栅极、漏极和第九晶体管M9的漏极相连；第七晶体管M7的源极与电源VDD相连；第八晶体管的源极与电源VDD相连；第九晶体管M9的栅极与P管开启电压VPO相连；第十晶体管M10的栅极与第十一晶体管M11的栅极、漏极和第十二晶体管的漏极相连，第十晶体管M10的源极接地；第十一晶体管M11的源极接地；第十二晶体管M12的栅极与N管开启电压VNO相连。

输入信号从第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5的栅极输入，当该输入信号的共模电压电压值介于提供P管开启电压VPO的第一电压源的电压值和提供N管开启电压VNO的第二电压源的电压值时，第二晶体管M2、第三晶体管M3、第四晶体管M4、和第五晶体管M5导通，第九晶体管M9和第十晶体管M10截止，为双管导通模式；当该输入信号的共模电压电压值小于或者等于提供P管开启电压VPO的第一电压源的电压值时，第四晶体管M4、第五晶体管M5和第九晶体管M9导通，第二晶体管M2、第三晶体管M3和第十二晶体管M12截止，为单管导通模式；当该输入信号的共模电压电压值大于或者等于提供N管开启电压VNO的第二电压源的电压值时，第二晶体管M2、第三晶体管M3和第十二晶体管M12导通，第四晶体管M4、第五晶体管M5和第九晶体管M9截止，，为单管导通模式，因为第七晶体管M7的尺寸为第八晶体管M8尺寸的2-4倍，第十晶体管M10的尺寸为第十一晶体管M11尺寸的2-4倍，较佳的，第七晶体管M7的尺寸为第八晶体管M8尺寸的3倍，第十晶体管M10的尺寸为第十一晶体管M11尺寸的3倍，所以单管导通模式下，流过第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5中导通晶体管的电流为双管导通模式下流过第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5中导通晶体管的电流的四倍，因为单管导通模式下，共模输入信号只流经第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5中的两个晶体管，双管导通模式下，共模输入信号流经第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5中全部的四个晶体管，所以全差分轨至轨运算放大器的输入跨导维持恒定，实现输入共模范围轨至轨均能正常工作，不受输入信号共模电平的限制。

为获得更大的增益效果和更大的输出电压的动态范围，本发明实施例采用多级放大电路，其中第一级放大电路12包括：第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20，其中，第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16均是P沟道场效应晶体管，第十七晶体管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20均是N沟道场效应晶体管。

第十三晶体管M13的栅极与第十四晶体管M14的栅极和第一输入偏置电压VB1相连，第十三晶体管M13的源极与电源VDD相连，第十三晶体管M13的漏极与第二晶体管M2的漏极和第十五晶体管M15的源极相连；第十四晶体管M14的源极与电源VDD相连，第十四晶体管M14的漏极与第三晶体管M3的漏极和第十六晶体管M16的源极相连；第十五晶体管M15的栅极与第十六晶体管M16的栅极和第二输入偏置电压VB2相连，第十五晶体管M15的漏极与第十七晶体管M17的漏极相连；第十六晶体管M16的漏极与第十八晶体管M18的漏极相连；第十七晶体管M17的栅极与第十八晶体管M18的栅极和第三输入偏置电压VB3相连，第十七晶体管M17的源极与第四晶体管M4的漏极和第十九晶体管M19的漏极相连；第十八晶体管M18的源极与第五晶体管M5的漏极和第二十晶体管M20的漏极相连；第十九晶体管M19的栅极与第二十晶体管M20的栅极相连，第十九晶体管M19的源极接地；第二十晶体管M20的源极接地，较佳的，采用传统偏置电路提供第一输入偏置电压VB1、第二输入偏置电压VB2和第三输入偏置电压VB3。

第二级放大电路13包括：第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24，其中，第二十一晶体管M21和第二十二晶体管M22均是P沟道场效应晶体管，第二十三晶体管M23和第二十四晶体管M24均是N沟道场效应晶体管。

第二十一晶体管M21的栅极与第十五晶体管M15的漏极相连，第二十一晶体管M21的源极与电源VDD相连，第二十一晶体管M21的漏极与第二十三晶体管M23的漏极相连；第二十二晶体管M22的栅极与第十六晶体管M16的漏极相连，第二十二晶体管M22的源极与电源VDD相连，第二十二晶体管M22的漏极与第二十四晶体管M24的漏极相连；第二十三晶体管M23的栅极与第二十四晶体管M22的栅极相连，第二十三晶体管M23的源极接地；第二十四晶体管M24的源极接地。

如图2所示，为稳定电路，并为全差分轨至轨运算放大器进行频率补偿，本发明实施例还包括：第一补偿电容C1、第二补偿电容C2、第三补偿电容C3、第四补偿电容C4、第一补偿电阻R1、第二补偿电阻R2、第三补偿电阻R3和第四补偿电阻R4，其中，第一补偿电容C1的尺寸与第三补偿电容C3的尺寸相等，第二补偿电容C2的尺寸与第四补偿电容C4的尺寸相等，第一补偿电阻R1的尺寸与第三补偿电阻R3的尺寸相等，第二补偿电阻R2的尺寸与第四补偿电阻R4的尺寸相等；第一补偿电容C1的第一端与第十五晶体管M15的漏极相连，第一补偿电容C1的第二端与第一补偿电阻R1的第一端相连，第一补偿电阻R1的第二端与第二十一晶体管M21的漏极相连；第二补偿电容C2的第一端与第十五晶体管M15的漏极相连，第二补偿电容C2的第二端与第二补偿电阻R2的第一端相连，第二补偿电阻R2的第二端与第二十二晶体管M22的漏极相连；第三补偿电容C3的第一端与第十六晶体管M16的漏极相连，第三补偿电容C3的第二端与第三补偿电阻R3的第一端相连，第三补偿电阻R3的第二端与第二十二晶体管M22的漏极相连；第四补偿电容C4的第一端与第十六晶体管M16的漏极相连，第四补偿电容C4的第二端与第四补偿电阻R4的第一端相连，第四补偿电阻R4的第二端与第二十一晶体管M21的漏极相连。

如图3所示，为了更好的稳定全差分轨至轨运算放大器的工作电压，本发明实施例还包括：第一级共模反馈电路14；第一级共模反馈电路14包括：第二十五晶体管M25、第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30、第三十一晶体管M31、第三十二晶体管M32、第三十三晶体管M33、第一电阻R5和第二电阻R6，其中，第二十五晶体管M25、第二十六晶体管M26、第二十九晶体管M29、第三十晶体管M30和第三十一晶体管M31均是P沟道场效应晶体管，第二十七晶体管M27、第二十八晶体管M28、第三十二晶体管M32和第三十三晶体管M33均是N沟道场效应晶体管，第一电阻R5的尺寸与第二电阻R6的尺寸相等。

第二十五晶体管M25的栅极与第二十一晶体管M21的栅极相连，第二十五晶体管M25的源极与电源VDD相连，第二十五晶体管M25的漏极与第一电阻R5的第一端和第二十七晶体管M27的漏极相连；第二十六晶体管M26的栅极与第二十二晶体管M22的栅极相连，第二十六晶体管M26的源极与电源VDD相连，第二十六晶体管M26的漏极与第二电阻R6的第一端和第二十八晶体管M28的漏极相连；第二十七晶体管M27的栅极与第二十八晶体管M28的栅极和第四输入偏置电压VB4相连，第二十七晶体管M27的源极接地；第二十八晶体管M28的源极接地；第二十九晶体管M29的栅极与第三尾电流偏置电压相连，第二十九晶体管M29的源极与电源VDD相连，第二十九晶体管M29的漏极与第三十晶体管M30的源极和第三十一晶体管M31的源极相连；第三十晶体管M30的栅极与第一电阻R5的第二端和第二电阻R6的第二端相连，第三十晶体管M30的漏极与第三十二晶体管M32的漏极、栅极和第三十三晶体管M33的栅极相连；第三十一晶体管M31的栅极与第一参考电压VCM1相连，第三十一晶体管M31的漏极与第二十晶体管M20的栅极和第三十三晶体管M33的漏极相连；第三十二晶体管M32的源极接地；第三十三晶体管M33的源极接地，较佳的，采用传统偏置电路提供第四输入偏置电压VB4。

如图4所示，为了进一步稳定全差分轨至轨运算放大器的输出电压，并扩大输出动态范围，本发明实施例还包括：第二级共模反馈电路15；第二级共模反馈电路15包括：第三十四晶体管M34、第三十五晶体管M35、第三十六晶体管M36、第三十七晶体管M37、第三十八晶体管M38、第三十九晶体管M39、第四十晶体管M40、第四十一晶体管M41、第四十二晶体管M42、第三电阻R7和第四电阻R8，其中，第三十四晶体管M34、第三十五晶体管M35、第三十六晶体管M36、第三十七晶体管M37、第三十八晶体管M38、第三十九晶体管M39和第四十晶体管M40均是P沟道场效应晶体管，第四十一晶体管M41和第四十二晶体管M42均是N沟道场效应晶体管，第三电阻R7的尺寸与第四电阻R8的尺寸相等。

第三十四晶体管M34的栅极与第三十五晶体管M35的栅极和第五输入偏置电压VB5相连，第三十四晶体管M34的源极与电源VDD相连，第三十四晶体管M34的漏极与第三电阻R7的第一端和第三十六晶体管M36的漏极相连；第三十五晶体管M35的源极与电源VDD相连，第三十五晶体管M35的漏极与第四电阻R8的第一端和第三十七晶体管M37的漏极相连；第三十六晶体管M36的栅极接地，第三十六晶体管M36的衬底与第二十一晶体管M21的漏极相连，第三十六晶体管M36的源极接地；第三十七晶体管M37的栅极接地，第三十七晶体管M37的衬底与第二十二晶体管M22的漏极相连，第三十七晶体管M37的源极接地；第三十八晶体管M38的栅极与第四尾电流偏置电压相连，第三十八晶体管M38的源极与电源VDD相连，第三十八晶体管M38的漏极与第三十九晶体管M39的源极和第四十晶体管M40的源极相连；第三十九晶体管M39的栅极与第三电阻R7的第二端和第四电阻R8的第二端相连，第三十九晶体管M39的漏极与第四十一晶体管M41的栅极、漏极和第四十二晶体管M42的栅极相连；第四十晶体管M40的栅极与第二参考电压相连，第四十晶体管M40的漏极与第二十四晶体管M24的栅极、第四十二晶体管M42的漏极相连；第四十一晶体管M41的源极接地；第四十二晶体管M42的源极接地，较佳的，采用传统偏置电路提供第五输入偏置电压VB5。

本发明实施例在第二级共模反馈电路15的输出端与电阻之间插入第三十六晶体管M36和第三十七晶体管M37构成的源跟随器，将第三电阻R7和第四电阻R8与第二级放大电路13的输出端隔绝，不影响第二级放大电路13输出端的输出电阻，从而对全差分轨至轨运算放大器的增益不会造成影响。

传统的共模反馈电路输入电压需要高于一个阈值电压或低于一个电源电压减去阈值电压，才能使得共模反馈电路正常工作，对输出摆幅有严格的限制，而本发明实施例采用第二级放大电路13的正输出端接入第三十七晶体管M37的衬底，第二级放大电路13的负输出端接入第三十六晶体管M36的衬底，第三十七晶体管M37和第三十六晶体管M36的栅极接地，所以第三十七晶体管M37和第三十六晶体管M36始终为导通状态，不受阈值电压的限制。第二级放大电路13输出的正负电压分别接入到第三十七晶体管M37和第三十六晶体管M36的衬底，通过第三电阻R7和第四电阻R8检测第二级共模输出电平VOCM2。将第二级共模输出电平VOCM2与第二级共模参考电压VCM2进行比较，并利用输出第二级共模反馈电压VCMFB2对第二十三晶体管M23和第二十四晶体管M24的栅极电压进行调节，实现共模反馈的功能。本发明实施例的第二级共模反馈电路15使用了衬底输入的P沟道场效应管，有效的解决了输出电平限制的问题，并且能够将检测电平范围扩大为轨至轨。

以上所述的是本发明的优选实施方式，应当指出对于本技术领域的普通人员来说，在不脱离本发明所述的原理前提下还可以作出若干改进和润饰，这些改进和润饰也在本发明的保护范围内。

Claims (10)

1.一种全差分轨至轨运算放大器，其特征在于，包括：输入级电路(11)、第一级放大电路(12)和第二级放大电路(13)，

其中，所述输入级电路(11)，用于将输入信号传递至所述第一级放大电路(12)，其中，所述输入信号的共模电压大于等于零，小于等于电源电压值；

所述第一级放大电路(12)，用于将所述输入级电路(11)传递的输入信号进行放大，得到一级放大输入信号，并将该一级放大输入信号传递到所述第二级放大电路(13)；

所述第二级放大电路(13)，用于将所述第一级放大电路(12)传递的一级放大输入信号进行放大，得到二级放大输入信号，并将该二级放大输入信号输出。

2.如权利要求1所述的全差分轨至轨运算放大器，其特征在于，所述输入级电路(11)包括：第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)、第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)、第八晶体管(M8)、第九晶体管(M9)、第十晶体管(M10)、第十一晶体管(M11)和第十二晶体管(M12)；

其中，所述第一晶体管(M1)、第四晶体管(M4)、第五晶体管(M5)、第七晶体管(M7)、第八晶体管(M8)和第十二晶体管(M12)均是P沟道场效应晶体管；

所述第二晶体管(M2)、第三晶体管(M3)、第六晶体管(M6)、第九晶体管(M9)、第十晶体管(M10)和第十一晶体管(M11)均是N沟道场效应晶体管；

所述第一晶体管(M1)的栅极与第一尾电流偏置电压(VSS1)相连，所述第一晶体管(M1)的源极与电源(VDD)相连，所述第一晶体管(M1)的漏极与所述第四晶体管(M4)的源极、第五晶体管(M5)的源极、第七晶体管(M7)的漏极和第十二晶体管(M12)的源极相连；

所述第二晶体管(M2)的栅极与所述第四晶体管(M4)的栅极相连，并且为所述全差分轨至轨运算放大器的正输入端，所述第二晶体管(M2)的源极与所述第三晶体管(M3)的源极、第六晶体管(M6)的漏极、第九晶体管(M9)的源极和第十晶体管(M10)的漏极相连；

所述第三晶体管(M3)的栅极与所述第五晶体管(M5)的栅极相连，并且为所述全差分轨至轨运算放大器的负输入端；

所述第六晶体管(M6)的栅极与第二尾电流偏置电压相连，所述第六晶体管(M6)的源极接地；

所述第七晶体管(M7)的栅极与所述第八晶体管(M8)的栅极、漏极和第九晶体管(M9)的漏极相连；所述第七晶体管(M7)的源极与所述电源(VDD)相连；

第八晶体管的源极与所述电源(VDD)相连；

第九晶体管(M9)的栅极与P管开启电压(VPO)相连；

所述第十晶体管(M10)的栅极与所述第十一晶体管(M11)的栅极、漏极和第十二晶体管的漏极相连，所述第十晶体管(M10)的源极接地；

所述第十一晶体管(M11)的源极接地；

所述第十二晶体管(M12)的栅极与N管开启电压(VNO)相连。

3.如权利要求2所述的全差分轨至轨运算放大器，其特征在于，所述第七晶体管(M7)的尺寸为所述第八晶体管(M8)尺寸的2至4倍；

所述第十晶体管(M10)的尺寸为所述第十一晶体管(M11)尺寸的2至4倍；

当所述全差分轨至轨运算放大器的正输入端处的输入电压值介于所述P管开启电压(VPO)和所述N管开启电压(VNO)之间时，所述第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)和第五晶体管(M5)导通。

4.如权利要求3所述的全差分轨至轨运算放大器，其特征在于，当所述全差分轨至轨运算放大器的正输入端处的输入电压值小于或者等于所述P管开启电压(VPO)时，所述第四晶体管(M4)和第五晶体管(M5)导通。

5.如权利要求3所述的全差分轨至轨运算放大器，其特征在于，当所述全差分轨至轨运算放大器的正输入端处的输入电压值大于或者等于所述N管开启电压(VNO)时，所述第二晶体管(M2)和第三晶体管(M3)导通。

6.如权利要求3所述的全差分轨至轨运算放大器，其特征在于，所述第一级放大电路(12)包括：第十三晶体管(M13)、第十四晶体管(M14)、第十五晶体管(M15)、第十六晶体管(M16)、第十七晶体管(M17)、第十八晶体管(M18)、第十九晶体管(M19)和第二十晶体管(M20)；

其中，所述第十三晶体管(M13)、第十四晶体管(M14)、第十五晶体管(M15)和第十六晶体管(M16)均是P沟道场效应晶体管；

所述第十七晶体管(M17)、第十八晶体管(M18)、第十九晶体管(M19)和第二十晶体管(M20)均是N沟道场效应晶体管；

所述第十三晶体管(M13)的栅极与所述第十四晶体管(M14)的栅极和第一输入偏置电压(VB1)相连，所述第十三晶体管(M13)的源极与所述电源(VDD)相连，所述第十三晶体管(M13)的漏极与所述第二晶体管(M2)的漏极和第十五晶体管(M15)的源极相连；

所述第十四晶体管(M14)的源极与所述电源(VDD)相连，所述第十四晶体管(M14)的漏极与所述第三晶体管(M3)的漏极和第十六晶体管(M16)的源极相连；

所述第十五晶体管(M15)的栅极与所述第十六晶体管(M16)的栅极和第二输入偏置电压(VB2)相连，所述第十五晶体管(M15)的漏极与所述第十七晶体管(M17)的漏极相连；

所述第十六晶体管(M16)的漏极与所述第十八晶体管(M18)的漏极相连；

所述第十七晶体管(M17)的栅极与所述第十八晶体管(M18)的栅极和第三输入偏置电压(VB3)相连，所述第十七晶体管(M17)的源极与所述第四晶体管(M4)的漏极和第十九晶体管(M19)的漏极相连；

所述第十八晶体管(M18)的源极与所述第五晶体管(M5)的漏极和第二十晶体管(M20)的漏极相连；

所述第十九晶体管(M19)的栅极与所述第二十晶体管(M20)的栅极相连，所述第十九晶体管(M19)的源极接地；

所述第二十晶体管(M20)的源极接地。

7.如权利要求6所述的全差分轨至轨运算放大器，其特征在于，所述第二级放大电路(13)包括：第二十一晶体管(M21)、第二十二晶体管(M22)、第二十三晶体管(M23)和第二十四晶体管(M24)；

其中，所述第二十一晶体管(M21)和第二十二晶体管(M22)均是P沟道场效应晶体管；

所述第二十三晶体管(M23)和第二十四晶体管(M24)均是N沟道场效应晶体管；

所述第二十一晶体管(M21)的栅极与所述第十五晶体管(M15)的漏极相连，所述第二十一晶体管(M21)的源极与所述电源(VDD)相连，所述第二十一晶体管(M21)的漏极与所述第二十三晶体管(M23)的漏极相连；

所述第二十二晶体管(M22)的栅极与所述第十六晶体管(M16)的漏极相连，所述第二十二晶体管(M22)的源极与所述电源(VDD)相连，所述第二十二晶体管(M22)的漏极与所述第二十四晶体管(M24)的漏极相连；

所述第二十三晶体管(M23)的栅极与所述第二十四晶体管(M22)的栅极相连，所述第二十三晶体管(M23)的源极接地；

所述第二十四晶体管(M24)的源极接地。

8.如权利要求7所述的全差分轨至轨运算放大器，其特征在于，所述全差分轨至轨运算放大器还包括：第一补偿电容(C1)、第二补偿电容(C2)、第三补偿电容(C3)、第四补偿电容(C4)、第一补偿电阻(R1)、第二补偿电阻(R2)、第三补偿电阻(R3)和第四补偿电阻(R4)；

其中，所述第一补偿电容(C1)的尺寸与第三补偿电容(C3)的尺寸相等，所述第二补偿电容(C2)的尺寸与第四补偿电容(C4)的尺寸相等，所述第一补偿电阻(R1)的尺寸与第三补偿电阻(R3)的尺寸相等，所述第二补偿电阻(R2)的尺寸与第四补偿电阻(R4)的尺寸相等；

第一补偿电容(C1)的第一端与所述第十五晶体管(M15)的漏极相连，第一补偿电容(C1)的第二端与所述第一补偿电阻(R1)的第一端相连，所述第一补偿电阻(R1)的第二端与所述第二十一晶体管(M21)的漏极相连；

第二补偿电容(C2)的第一端与所述第十五晶体管(M15)的漏极相连，第二补偿电容(C2)的第二端与所述第二补偿电阻(R2)的第一端相连，所述第二补偿电阻(R2)的第二端与所述第二十二晶体管(M22)的漏极相连；

第三补偿电容(C3)的第一端与所述第十六晶体管(M16)的漏极相连，第三补偿电容(C3)的第二端与所述第三补偿电阻(R3)的第一端相连，所述第三补偿电阻(R3)的第二端与所述第二十二晶体管(M22)的漏极相连；

第四补偿电容(C4)的第一端与所述第十六晶体管(M16)的漏极相连，第四补偿电容(C4)的第二端与所述第四补偿电阻(R4)的第一端相连，所述第四补偿电阻(R4)的第二端与所述第二十一晶体管(M21)的漏极相连。

9.如权利要求7或8所述的全差分轨至轨运算放大器，其特征在于，所述全差分轨至轨运算放大器还包括：第一级共模反馈电路(14)；

所述第一级共模反馈电路(14)包括：第二十五晶体管(M25)、第二十六晶体管(M26)、第二十七晶体管(M27)、第二十八晶体管(M28)、第二十九晶体管(M29)、第三十晶体管(M30)、第三十一晶体管(M31)、第三十二晶体管(M32)、第三十三晶体管(M33)、第一电阻(R5)和第二电阻(R6)；

其中，第二十五晶体管(M25)、第二十六晶体管(M26)、第二十九晶体管(M29)、第三十晶体管(M30)和第三十一晶体管(M31)均是P沟道场效应晶体管；

所述第一电阻(R5)的尺寸与第二电阻(R6)的尺寸相等；

第二十七晶体管(M27)、第二十八晶体管(M28)、第三十二晶体管(M32)和第三十三晶体管(M33)均是N沟道场效应晶体管；

所述第二十五晶体管(M25)的栅极与所述第二十一晶体管(M21)的栅极相连，所述第二十五晶体管(M25)的源极与所述电源(VDD)相连，所述第二十五晶体管(M25)的漏极与所述第一电阻(R5)的第一端和所述第二十七晶体管(M27)的漏极相连；

所述第二十六晶体管(M26)的栅极与所述第二十二晶体管(M22)的栅极相连，所述第二十六晶体管(M26)的源极与所述电源(VDD)相连，所述第二十六晶体管(M26)的漏极与所述第二电阻(R6)的第一端和所述第二十八晶体管(M28)的漏极相连；

所述第二十七晶体管(M27)的栅极与所述第二十八晶体管(M28)的栅极和第四输入偏置电压(VB4)相连，所述第二十七晶体管(M27)的源极接地；

所述第二十八晶体管(M28)的源极接地；

所述第二十九晶体管(M29)的栅极与第三尾电流偏置电压相连，所述第二十九晶体管(M29)的源极与所述电源(VDD)相连，所述第二十九晶体管(M29)的漏极与所述第三十晶体管(M30)的源极和第三十一晶体管(M31)的源极相连；

所述第三十晶体管(M30)的栅极与所述第一电阻(R5)的第二端和所述第二电阻(R6)的第二端相连，所述第三十晶体管(M30)的漏极与所述第三十二晶体管(M32)的漏极、栅极和第三十三晶体管(M33)的栅极相连；

所述第三十一晶体管(M31)的栅极与第一参考电压(VCM1)相连，所述第三十一晶体管(M31)的漏极与所述第二十晶体管(M20)的栅极和第三十三晶体管(M33)的漏极相连；

所述第三十二晶体管(M32)的源极接地；

所述第三十三晶体管(M33)的源极接地。

10.如权利要求9所述的全差分轨至轨运算放大器，其特征在于，所述全差分轨至轨运算放大器还包括：第二级共模反馈电路(15)；

所述第二级共模反馈电路(15)包括：第三十四晶体管(M34)、第三十五晶体管(M35)、第三十六晶体管(M36)、第三十七晶体管(M37)、第三十八晶体管(M38)、第三十九晶体管(M39)、第四十晶体管(M40)、第四十一晶体管(M41)、第四十二晶体管(M42)、第三电阻(R7)和第四电阻(R8)；

其中，所述第三十四晶体管(M34)、第三十五晶体管(M35)、第三十六晶体管(M36)、第三十七晶体管(M37)、第三十八晶体管(M38)、第三十九晶体管(M39)和第四十晶体管(M40)均是P沟道场效应晶体管；

第四十一晶体管(M41)和第四十二晶体管(M42)均是N沟道场效应晶体管；

所述第三电阻(R7)的尺寸与第四电阻(R8)的尺寸相等；

所述第三十四晶体管(M34)的栅极与所述第三十五晶体管(M35)的栅极和第五输入偏置电压(VB5)相连，所述第三十四晶体管(M34)的源极与所述电源(VDD)相连，所述第三十四晶体管(M34)的漏极与所述第三电阻(R7)的第一端和所述第三十六晶体管(M36)的漏极相连；

所述第三十五晶体管(M35)的源极与所述电源(VDD)相连，所述第三十五晶体管(M35)的漏极与所述第四电阻(R8)的第一端和所述第三十七晶体管(M37)的漏极相连；

所述第三十六晶体管(M36)的栅极接地，所述第三十六晶体管(M36)的衬底与所述第二十一晶体管(M21)的漏极相连，所述第三十六晶体管(M36)的源极接地；

所述第三十七晶体管(M37)的栅极接地，所述第三十七晶体管(M37)的衬底与所述第二十二晶体管(M22)的漏极相连，所述第三十七晶体管(M37)的源极接地；

所述第三十八晶体管(M38)的栅极与所述第四尾电流偏置电压相连，所述第三十八晶体管(M38)的源极与所述电源(VDD)相连，所述第三十八晶体管(M38)的漏极与所述第三十九晶体管(M39)的源极和第四十晶体管(M40)的源极相连；

所述第三十九晶体管(M39)的栅极与所述第三电阻(R7)的第二端和第四电阻(R8)的第二端相连，所述第三十九晶体管(M39)的漏极与所述第四十一晶体管(M41)的栅极、漏极和第四十二晶体管(M42)的栅极相连；

所述第四十晶体管(M40)的栅极与第二参考电压相连，所述第四十晶体管(M40)的漏极与所述第二十四晶体管(M24)的栅极、第四十二晶体管(M42)的漏极相连；

所述第四十一晶体管(M41)的源极接地；

所述第四十二晶体管(M42)的源极接地。