JPWO2006126436A1 - 信号変換回路 - Google Patents

Abstract

信号変換回路２は、差動アンプ部１０とソースフォロア部２０とを備えている。第１の入力端子５及び第２の入力端子６に差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力されると、差動電圧信号ＩＮｐ及びＩＮｎのレベルに応じて、差動アンプ部１０のみ、差動アンプ部１０とソースフォロア部２０の両方、ソースフォロア部２０のみ、のいずれかのモードで動作する。差動アンプ部１０及びソースフォロア部２０は、２つの差動アンプ回路により構成する回路と比較して、素子数が少ない。これにより、回路面積を小さくすると共に消費電流を減らすことができる。また、ソースフォロア部２０は差動電圧信号ＩＮｐ及びＩＮｎを正転で増幅するため、高速化が可能となる。

Description

本発明は、信号変換回路、特に差動電圧信号の同相電圧を変換する信号変換回路に関するものである。

差動電圧信号を受信する受信装置において、送信装置及び伝送線路の状況に依存する同相電圧オフセットや、低電圧のインターフェイスに対応するために幅広い入力同相電圧が求められている。このような受信装置には、入力差動信号の同相電圧を所定の電圧レベルに変換するための信号変換回路が備えられている。例えば、抵抗終端された一対の差動伝送線路における電流方向を変えることによってデジタル信号を送受信する小振幅差動信号方式（ＬＶＤＳ:Low-Voltage Differential Signaling）の受信装置において、信号変換回路は、後段の高速ＮＭＯＳ差動アンプを動作させるため、入力同相電圧をＮＭＯＳトランジスタのしきい値（Ｖｔｈｎ）に所定のオフセット電圧を加えた値より高い電圧に変換する。また、低電源電圧化の進む電子機器において、回路にはダイナミックレンジを確保するためいわゆるレール・ツー・レール（Ｒａｉｌ ｔｏ Ｒａｉｌ）動作をすることが求められている。

特許文献１に記載の入力レール・ツー・レール信号変換回路は、ｎ型トランジスタが入力信号を受ける第１差動増幅回路と、ｐ型トランジスタが入力信号を受ける第２差動増幅回路とを備えている。この信号変換回路は、入力電圧レベルが所定の閾電圧より高い領域で第１増幅回路が動作し、入力電圧レベルが所定の上限電圧より低い領域で第２増幅回路が動作することによって、補い合って入力レール・ツー・レールを実現している。
特開２０００−１１４８９２号公報

特許文献１記載の増幅回路では、トランジスタの負荷容量によって動作速度が制限を受けるため、回路の高速動作化が難しいという問題がある。また、入力同相電圧を変換するのに２つの差動増幅回路を用意しなければならないため、回路面積が大きくなりかつ消費電流が多くなるという問題がある。

そこで、本発明は、回路面積を小さくすると共に消費電流を減らすことができ、更に高速動作可能な信号変換回路を提供する。

本発明の第１の信号変換回路は、第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、（１）一端が高電位側の電源に接続され、他端が第１の出力端子に接続された第１の抵抗器と、（２）一端が高電位側の電源に接続され、他端が第２の出力端子に接続された第２の抵抗器と、（３）第１の出力端子に接続されたドレイン電極と、第２の入力端子に接続されたゲート電極と、ソース電極と、を有する第１のＮＭＯＳトランジスタと、（４）第２の出力端子に接続されたドレイン電極と、第１の入力端子に接続されたゲート電極と、ソース電極と、を有する第２のＮＭＯＳトランジスタと、（５）第１の出力端子に接続されたソース電極と、第１の入力端子に接続されたゲート電極と、低電位側の電源に接続されたドレイン電極と、を有する第１のＰＭＯＳトランジスタと、（６）第２の出力端子に接続されたソース電極と、第２の入力端子に接続されたゲート電極と、低電位側の電源に接続されたドレイン電極と、を有する第２のＰＭＯＳトランジスタと、（７）第１のＮＭＯＳトランジスタのソース電極及び第２のＮＭＯＳトランジスタのソース電極と低電位側の電源との間に設けられ、一定電流を発生する電流源と、を備えることを特徴とする。

この第１の信号変換回路において、第１の抵抗器、第２の抵抗器、第１のＮＭＯＳトランジスタ、及び第２のＮＭＯＳトランジスタは差動アンプを構成している。また、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタはソースフォロアとなっている。第１の入力端子及び第２の入力端子は、差動アンプ及びソースフォロアに接続されている。そのため、第１の入力端子及び第２の入力端子に差動電圧信号が入力されると、かかる差動電圧信号のレベルに応じて、差動アンプのみ、差動アンプとソースフォロアの両方、ソースフォロアのみ、のいずれかのモードの動作をすることとなる。差動アンプが動作した場合には、電流源から発生した一定電流が差動アンプに流れる。その結果、第１の出力端子及び第２の出力端子から所定のレベルの差動電圧信号が出力することとなる。ソースフォロアが動作した場合には、第１の出力端子及び第２の出力端子から入力された差動電圧信号よりも大きいレベルの差動電圧信号が出力することとなる。このように、本発明の第１の信号変換回路は、ＮＭＯＳトランジスタの差動アンプとＰＭＯＳトランジスタのソースフォロアによって構成されているため、入力レール・ツー・レールで高速動作することができる。また、差動アンプ及びソースフォロアで構成される本発明にかかる第１の信号変換回路は２つの差動アンプを備える回路と比べて少ない素子数で構成されているため、回路面積を小さくすると共に消費電流を減らすことができる。

本発明の第２の信号変換回路は、第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、（１）一端が低電位側の電源に接続され、他端が第１の出力端子に接続された第１の抵抗器と、（２）一端が低電位側の電源に接続され、他端が第２の出力端子に接続された第２の抵抗器と、（３）第１の出力端子に接続されたドレイン電極と、第２の入力端子に接続されたゲート電極と、ソース電極と、を有する第１のＰＭＯＳトランジスタと、（４）第２の出力端子に接続されたドレイン電極と、第１の入力端子に接続されたゲート電極と、ソース電極と、を有する第２のＰＭＯＳトランジスタと、（５）第１の出力端子に接続されたソース電極と、第１の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第１のＮＭＯＳトランジスタと、（６）第２の出力端子に接続されたソース電極と、第２の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第２のＮＭＯＳトランジスタと、（７）第１のＰＭＯＳトランジスタのソース電極及び第２のＰＭＯＳトランジスタのソース電極と高電位側の電源との間に設けられ、一定電流を発生する電流源と、を備えることを特徴とする。

この第２の信号変換回路では、第１の抵抗器、第２の抵抗器、第１のＰＭＯＳトランジスタ、及び第２のＰＭＯＳトランジスタは差動アンプを構成している。また、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタは、ソースフォロアとなっている。差動アンプ及びソースフォロアには、第１の入力端子及び第２の入力端子から差動電圧信号が入力される。先に述べた第１の信号変換回路と同様に、２つの差動アンプを備える回路と比べて差動アンプ及びソースフォロアを少ない素子数で構成しているため、回路面積を小さくすると共に消費電流を減らすことができる。また、ソースフォロアである第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタは電圧信号を正転で増幅するため、高速化が可能となる。

本発明の第３の信号変換回路は、第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、（１）一端が高電位側の電源に接続され、他端が第１の出力端子に接続された第１の抵抗器と、（２）一端が高電位側の電源に接続され、他端が第２の出力端子に接続された第２の抵抗器と、（３）第１の出力端子に接続されたドレイン電極と、第２の入力端子に接続されたゲート電極と、ソース電極と、を有する第１のＮＭＯＳトランジスタと、（４）第２の出力端子に接続されたドレイン電極と、第１の入力端子に接続されたゲート電極と、ソース電極と、を有する第２のＮＭＯＳトランジスタと、（５）第１の出力端子に接続されたドレイン電極と、第１のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第３のＮＭＯＳトランジスタと、（６）第２の出力端子に接続されたドレイン電極と、第１のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第４のＮＭＯＳトランジスタと、（７）第３のＮＭＯＳトランジスタのソース電極に接続されたソース電極と、第１の入力端子に接続されたゲート電極と、低電位側の電源に接続されたドレイン電極と、を有する第１のＰＭＯＳトランジスタと、（８）第４のＮＭＯＳトランジスタのソース電極に接続されたソース電極と、第２の入力端子に接続されたゲート電極と、低電位側の電源に接続されたドレイン電極と、を有する第２のＰＭＯＳトランジスタと、（９）第１のＮＭＯＳトランジスタのソース電極及び第２のＮＭＯＳトランジスタのソース電極と低電位側の電源との間に設けられ、一定電流を発生する電流源と、を備えることを特徴とする。

この第３の信号変換回路でも、第１の抵抗器、第２の抵抗器、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタから構成される差動アンプと、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタから構成されるソースフォロアとを備えているので、上記した第１の信号変換回路と同様に、第１の入力端子及び第２の入力端子に入力される差動電圧信号のレベルに応じて、差動アンプのみ、差動アンプとソースフォロアの両方、ソースフォロアのみ、のいずれかのモードで動作することができる。したがって、この第３の信号変換回路によれば、入力レール・ツー・レールで高速動作することができる。また、この第３の信号変換回路でも、２つの差動アンプを備える回路と比べて少ない素子数で構成されるので、回路面積を小さくすることができると共に消費電流を減らすことができる。

ソースフォロアでは、第１の入力端子に入力される差動電圧信号のレベルが上昇し、第２の入力端子に入力される差動電圧信号のレベルが低下すると、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタによって正転増幅が行われ、第１の出力端子から出力される差動電圧信号のレベルが上昇し、第２の出力端子から出力される差動電圧信号のレベルが低下する。第１の出力端子から出力される差動電圧信号のレベル、すなわち第３のＮＭＯＳトランジスタのドレイン電圧が上昇すると、それに伴い第３のＮＭＯＳトランジスタのソース電圧が上昇する。すると、第３のＮＭＯＳトランジスタのゲート電圧が第１のバイアス電圧に固定されているので、第１のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタに流れる電流が減少し、第１の抵抗器による電圧降下量が減少する。その結果、第１の出力端子から出力される差動電圧信号のレベルが更に上昇する。一方、第２の出力端子から出力される差動電圧信号のレベル、すなわち第４のＮＭＯＳトランジスタのドレイン電圧が低下すると、それに伴い第４のＮＭＯＳトランジスタのソース電圧が低下する。すると、第４のＮＭＯＳトランジスタのゲート電圧が第１のバイアス電圧に固定されているので、第２のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタに流れる電流が増加し、第２の抵抗器による電圧降下量が増加する。その結果、第２の出力端子から出力される差動電圧信号のレベルが更に低下する。このように、ソースフォロアでは、第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタの作用によって、正転増幅が強められ、正転増幅利得が増加する。

したがって、この第３の信号変換回路によれば、第１の抵抗器の抵抗値及び第２の抵抗器の抵抗値を大きくすることなく、利得を大きくすることができる。また、この第３の信号変換回路によれば、電流増加すなわちトランジスタサイズ（ゲート幅／ゲート長）の増加によって、差動アンプのトランジスタ（第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタ）及びソースフォロアのトランジスタ（第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ）の相互コンダクタンスを大きくすることなく、利得を大きくすることができる。故に、この第３の信号変換回路によれば、高速特性の低下、回路面積の増加および消費電力の増加を低減しつつ利得を大きくすることができ、差動電圧信号の信号品質の低下を低減することができる。

本発明の第４の信号変換回路は、上記した第３の信号変換回路において、（１０）第１の出力端子に接続されたソース電極と、第１の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第３のＰＭＯＳトランジスタと、（１１）第２の出力端子に接続されたソース電極と、第２の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第４のＰＭＯＳトランジスタと、（１２）第３のＰＭＯＳトランジスタのドレイン電極に接続されたドレイン電極と、第２のバイアス電圧が入力されたゲート電極と、低電位側の電源に接続されたソース電極と、を有する第５のＮＭＯＳトランジスタと、（１３）第４のＰＭＯＳトランジスタのドレイン電極に接続されたドレイン電極と、第２のバイアス電圧が入力されたゲート電極と、低電位側の電源に接続されたソース電極と、を有する第６のＮＭＯＳトランジスタと、を更に備えることを特徴とする。

この第４の信号変換回路は、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタから構成されており、上述した正転増幅利得の増幅のための第１のソースフォロアに加えて、第３のＰＭＯＳトランジスタ、第４のＰＭＯＳトランジスタ、第５のＮＭＯＳトランジスタ及び第６のＮＭＯＳトランジスタから構成されており、正転増幅のための第２のソースフォロアを備えている。

第１のソースフォロアでは、正転増幅利得の増幅のために、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタの高電位側に第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタがそれぞれ挿入されているので、動作可能な差動電圧信号のレベルの上限値が、ＮＭＯＳトランジスタのしきい値とＰＭＯＳトランジスタのしきい値とを加算した値分、第１のバイアス電圧値（例えば高電位側の電源電圧値）より低い。ここで、低消費電力化に伴う電源電圧低下や、ジャンクション温度上昇に伴うトランジスタのしきい値の増加などが生じると、第１のソースフォロアでは、動作可能な差動電圧信号のレベルの上限値が、差動アンプの動作可能な差動電圧信号のレベルの下限値であるＮＭＯＳトランジスタのしきい値以下となる可能性がある。すなわち、差動アンプと第１のソースフォロアとの両方が動作するモードが存在しない可能性がある。

一方、第２のソースフォロアでは、第５のＮＭＯＳトランジスタ及び第６のＮＭＯＳトランジスタはそれぞれ第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタの低電位側に挿入されているので、動作可能な差動電圧信号のレベルの上限値はＰＭＯＳトランジスタのしきい値分、第２のバイアス電圧値（例えば高電位側の電源電圧値）から低下する。ここで、ＣＭＯＳデバイスでは、論理回路、例えばインバータを構成可能であることが必要条件であるので、電源電圧値はＮＭＯＳトランジスタのしきい値とＰＭＯＳトランジスタのしきい値とを加算した値より大きい。したがって、第２のソースフォロアでは、電源電圧低下やトランジスタのしきい値の増加などが生じても、動作可能な差動電圧信号のレベルの上限値が差動アンプの動作可能な差動電圧信号のレベルの下限値以下となることがない。すなわち、差動アンプと第２のソースフォロアとの両方が動作するモードが存在する。故に、この第４の信号変換回路によれば、第１のソースフォロアの作用によって利得を大きくすることができると共に、第２のソースフォロアの作用によって入力レール・ツー・レール動作が可能である。

本発明の第５の信号変換回路は、第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、（１）一端が低電位側の電源に接続され、他端が第１の出力端子に接続された第１の抵抗器と、（２）一端が低電位側の電源に接続され、他端が第２の出力端子に接続された第２の抵抗器と、（３）第１の出力端子に接続されたドレイン電極と、第２の入力端子に接続されたゲート電極と、ソース電極と、を有する第１のＰＭＯＳトランジスタと、（４）第２の出力端子に接続されたドレイン電極と、第１の入力端子に接続されたゲート電極と、ソース電極と、を有する第２のＰＭＯＳトランジスタと、（５）第１の出力端子に接続されたドレイン電極と、第１のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第３のＰＭＯＳトランジスタと、（６）第２の出力端子に接続されたドレイン電極と、第１のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第４のＰＭＯＳトランジスタと、（７）第３のＰＭＯＳトランジスタのソース電極に接続されたソース電極と、第１の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第１のＮＭＯＳトランジスタと、（８）第４のＰＭＯＳトランジスタのソース電極に接続されたソース電極と、第２の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第２のＮＭＯＳトランジスタと、（９）第１のＰＭＯＳトランジスタのソース電極及び第２のＰＭＯＳトランジスタのソース電極と高電位側の電源との間に設けられ、一定電流を発生する電流源と、を備えることを特徴とする。

この第５の信号変換回路でも、第１の抵抗器、第２の抵抗器、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタから構成される差動アンプと、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタから構成されるソースフォロアとを備えているので、上記した第２の信号変換回路と同様に、第１の入力端子及び第２の入力端子に入力される差動電圧信号のレベルに応じて、差動アンプのみ、差動アンプとソースフォロアの両方、ソースフォロアのみ、のいずれかのモードで動作することができる。したがって、この第５の信号変換回路によれば、入力レール・ツー・レールで高速動作することができる。また、この第５の信号変換回路でも、２つの差動アンプを備える回路と比べて少ない素子数で構成されるので、回路面積を小さくすることができると共に消費電流を減らすことができる。

ソースフォロアでは、第１の入力端子に入力される差動電圧信号のレベルが低下し、第２の入力端子に入力される差動電圧信号のレベルが上昇すると、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタによって正転増幅が行われ、第１の出力端子から出力される差動電圧信号のレベルが低下し、第２の出力端子から出力される差動電圧信号のレベルが上昇する。第１の出力端子から出力される差動電圧信号のレベル、すなわち第３のＰＭＯＳトランジスタのドレイン電圧が低下すると、それに伴い第３のＰＭＯＳトランジスタのソース電圧が低下する。すると、第３のＰＭＯＳトランジスタのゲート電圧が第１のバイアス電圧に固定されているので、第１のＮＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタに流れる電流が減少し、第１の抵抗器による電圧降下量が減少する。その結果、第１の出力端子から出力される差動電圧信号のレベルが更に低下する。一方、第２の出力端子から出力される差動電圧信号のレベル、すなわち第４のＰＭＯＳトランジスタのドレイン電圧が上昇すると、それに伴い第４のＰＭＯＳトランジスタのソース電圧が上昇する。すると、第４のＰＭＯＳトランジスタのゲート電圧が第１のバイアス電圧に固定されているので、第２のＮＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタに流れる電流が増加し、第２の抵抗器による電圧降下量が増加する。その結果、第２の出力端子から出力される差動電圧信号のレベルが更に上昇する。このように、ソースフォロアでは、第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタの作用によって、正転増幅が強められ、正転増幅利得が増加する。

したがって、この第５の信号変換回路によれば、第１の抵抗器の抵抗値及び第２の抵抗器の抵抗値を大きくすることなく、利得を大きくすることができる。また、この第５の信号変換回路によれば、電流増加すなわちトランジスタサイズ（ゲート幅／ゲート長）の増加によって、差動アンプのトランジスタ（第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ）及びソースフォロアのトランジスタ（第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタ）の相互コンダクタンスを大きくすることなく、利得を大きくすることができる。故に、この第５の信号変換回路によれば、高速特性の低下、回路面積の増加および消費電力の増加を低減しつつ利得を大きくすることができ、差動電圧信号の信号品質の低下を低減することができる。

本発明の第６の信号変換回路は、上記した第５の信号変換回路において、（１０）第１の出力端子に接続されたソース電極と、第１の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第３のＮＭＯＳトランジスタと、（１１）第２の出力端子に接続されたソース電極と、第２の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第４のＮＭＯＳトランジスタと、（１２）第３のＮＭＯＳトランジスタのドレイン電極に接続されたドレイン電極と、第２のバイアス電圧が入力されたゲート電極と、高電位側の電源に接続されたソース電極と、を有する第５のＰＭＯＳトランジスタと、（１３）第４のＮＭＯＳトランジスタのドレイン電極に接続されたドレイン電極と、第２のバイアス電圧が入力されたゲート電極と、高電位側の電源に接続されたソース電極と、を有する第６のＰＭＯＳトランジスタと、を更に備えることを特徴とする。

この第６の信号変換回路は、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタから構成されており、上述した正転増幅利得の増幅のための第１のソースフォロアに加えて、第３のＮＭＯＳトランジスタ、第４のＮＭＯＳトランジスタ、第５のＰＭＯＳトランジスタ及び第６のＰＭＯＳトランジスタから構成されており、正転増幅のための第２のソースフォロアとを備えている。

第１のソースフォロアでは、正転増幅利得の増幅のために、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタの低電位側に第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタがそれぞれ挿入されているので、動作可能な差動電圧信号のレベルの下限値が、ＰＭＯＳトランジスタのしきい値とＮＭＯＳトランジスタのしきい値とを加算した値分、第１のバイアス電圧値（例えば低電位側の電源電圧値）より高い。ここで、低消費電力化に伴う電源電圧絶対値の低下や、ジャンクション温度上昇に伴うトランジスタのしきい値の増加などが生じると、第１のソースフォロアでは、動作可能な差動電圧信号のレベルの下限値が、差動アンプの動作可能な差動電圧信号のレベルの上限値であるＰＭＯＳトランジスタのしきい値以上となる可能性がある。すなわち、差動アンプと第１のソースフォロアとの両方が動作するモードが存在しない可能性がある。

一方、第２のソースフォロアでは、第５のＰＭＯＳトランジスタ及び第６のＰＭＯＳトランジスタはそれぞれ第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタの高電位側に挿入されているので、動作可能な差動電圧信号のレベルの下限値はＮＭＯＳトランジスタのしきい値分、第２のバイアス電圧値（例えば低電位側の電源電圧値）より高い。ここで、ＣＭＯＳデバイスでは、論理回路、例えばインバータを構成可能であることが必要条件であるので、電源電圧絶対値はＮＭＯＳトランジスタのしきい値とＰＭＯＳトランジスタのしきい値とを加算した値より大きい。したがって、第２のソースフォロアでは、電源電圧絶対値の低下やトランジスタのしきい値の増加などが生じても、動作可能な差動電圧信号のレベルの下限値が差動アンプの動作可能な差動電圧信号のレベルの上限値以上となることがない。すなわち、差動アンプと第２のソースフォロアとの両方が動作するモードが存在する。故に、この第６の信号変換回路によれば、第１のソースフォロアの作用によって利得を大きくすることができると共に、第２のソースフォロアの作用によって入力レール・ツー・レール動作が可能である。

以上説明したように、本発明の信号変換回路によれば、回路面積を小さくすると共に消費電流を減らすことができ、更に高速動作が可能となる。

図１は本発明の第１の実施形態に係る信号変換回路を含むレール・ツー・レール式の差動増幅回路の構成図である。 図２は本発明の第１の実施形態に係る信号変換回路の回路図である。 図３は信号変換回路における、入力同相電圧と出力同相電圧との関係を示すグラフである。 図４は本発明の第２の実施形態に係る信号変換回路の回路図である。 図５は本発明の第３の実施形態に係る信号変換回路の回路図である。 図６は本発明の第４の実施形態に係る信号変換回路の回路図である。 図７は本発明の第５の実施形態に係る信号変換回路の回路図である。 図８は本発明の第６の実施形態に係る信号変換回路の回路図である。

符号の説明

１…レール・ツー・レール回路、２，３０，２Ａ，２Ｂ，３０Ａ，３０Ｂ…信号変換回路、４…差動増幅回路、５…第１の入力端子、６…第２の入力端子、７…第１の出力端子、８…第２の出力端子、１０，４０…差動アンプ部、１１，４１…第１の抵抗器、１２，４２…第２の抵抗器、１４，５２…第１のＮＭＯＳトランジスタ、１６，５４…第２のＮＭＯＳトランジスタ、１８，４８…電流源、２０，５０，２０Ａ，２０Ｂ，５０Ａ，５０Ｂ…ソースフォロア部、２２，４４…第１のＰＭＯＳトランジスタ、２４，４６…第２のＰＭＯＳトランジスタ、２３，５８…第３のＮＭＯＳトランジスタ、２５，５９…第４のＮＭＯＳトランジスタ、２６，５３…第３のＰＭＯＳトランジスタ、２７，５５…第４のＰＭＯＳトランジスタ、２８…第５のＮＭＯＳトランジスタ、２９…第６のＮＭＯＳトランジスタ、５６…第５のＰＭＯＳトランジスタ、５７…第６のＰＭＯＳトランジスタ、ＩＮｐ，ＩＮｎ…差動電圧信号、ＯＵＴ１ｐ，ＯＵＴ１ｎ，ＯＵＴ２ｐ，ＯＵＴ２ｎ…差動電圧信号。

引き続いて、添付図面を参照しながら、信号変換回路に係る本発明の実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る信号変換回路を含むレール・ツー・レール式の差動増幅回路の構成図である。このレール・ツー・レール回路１は、幅広い同相電圧範囲の入力信号を取得し、所定の増幅をして出力する差動増幅回路であり、例えばＬＶＤＳの受信装置に用いられる。レール・ツー・レール回路１は、入力された差動電圧信号の同相電圧レベルを所定の同相電圧レベルに変換する信号変換回路２と、所定の同相電圧レベルに変換された変換差動電圧信号を増幅する差動増幅回路４とを備える。

信号変換回路２の第１の入力端子５及び第２の入力端子６には、差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力される。信号変換回路２は、この差動電圧信号ＩＮｐ及びＩＮｎの同相電圧レベルを所定の同相電圧レベルに変換し、第１の出力端子７及び第２の出力端子８から差動電圧信号ＯＵＴ１ｐ及びＯＵＴ１ｎとしてそれぞれ出力する。差動増幅回路４は、差動電圧信号ＯＵＴ１ｐ及びＯＵＴ１ｎをそれぞれ取得し、電圧増幅を行い、増幅された差動電圧信号ＯＵＴ１ｐ及びＯＵＴ１ｎを出力する。

図２は、本発明の第１の実施形態に係る信号変換回路２の回路図である。信号変換回路２は、差動増幅動作する差動アンプ部１０と、ソースフォロア動作するソースフォロア部２０と、を有している。

差動アンプ部１０は、第１のＮＭＯＳトランジスタ１４と、第２のＮＭＯＳトランジスタ１６とにより構成され、さらに第１の抵抗器１１と、第２の抵抗器１２と、電流源１８と、を有している。第１の抵抗器１１の一端は高電位側の電源Ｖｄｄに接続され、他端は第１の出力端子７に接続されている。第２の抵抗器１２の一端は高電位側の電源Ｖｄｄに接続され、他端は第２の出力端子８に接続されている。第１のＮＭＯＳトランジスタ１４のドレイン電極は第１の出力端子７に接続され、ソース電極は電流源１８に接続され、ゲート電極は第２の入力端子６に接続されている。第２のＮＭＯＳトランジスタ１６のドレイン電極は第２の出力端子８に接続され、ソース電極は電流源１８に接続され、ゲート電極は第１の入力端子５に接続されている。電流源１８は、第１のＮＭＯＳトランジスタ１４のソース電極及び第２のＮＭＯＳトランジスタ１６のソース電極と低電位側の電源Ｖｓｓとの間に設けられ、一定電流Ｉｓｓを発生する。

ソースフォロア部２０は、ソースフォロアとして動作する第１のＰＭＯＳトランジスタ２２と第２のＰＭＯＳトランジスタ２４とを有している。より具体的には、第１のＰＭＯＳトランジスタ２２のソース電極は第１の出力端子７に接続され、ゲート電極は第１の入力端子５に接続され、ドレイン電極は低電位側の電源Ｖｓｓに接続されている。第２のＰＭＯＳトランジスタ２４のソース電極は第２の出力端子８に接続され、ゲート電極は第２の入力端子６に接続され、ドレイン電極は低電位側の電源Ｖｓｓに接続されている。なお、図２では、便宜上、第２のＮＭＯＳトランジスタ１６のゲート電極が接続される第１の入力端子５と、第１のＰＭＯＳトランジスタ２２のゲート電極が接続される第１の入力端子５とを分けて示したが、これらは同じものである。第１のＮＭＯＳトランジスタ１４のゲート電極が接続される第２の入力端子６と、第２のＰＭＯＳトランジスタ２４のゲート電極が接続される第２の入力端子６とについても同様である。

次に、信号変換回路２の動作を説明する。図３は、信号変換回路２における、入力同相電圧と出力同相電圧との関係を示すグラフである。ここで、第１の抵抗器１１及び第２の抵抗器１２の抵抗値をＲと表している。また、第１のＮＭＯＳトランジスタ１４及び第２のＮＭＯＳトランジスタ１６のしきい値をＶｔｈｎと表し、第１のＰＭＯＳトランジスタ２２及び第２のＰＭＯＳトランジスタ２４のしきい値をＶｔｈｐと表している。さらに、第１の入力端子５に入力された差動電圧信号ＩＮｐ及び第２の入力端子６に入力された差動電圧信号ＩＮｎによる入力同相電圧のレベルをＶｉｃと表し、第１の出力端子７から出力される差動電圧信号ＯＵＴ１ｐ及び第２の出力端子８から出力される差動電圧信号ＯＵＴ１ｎによる出力同相電圧のレベルをＶｏｃと表している。信号変換回路２は、（ｉ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ以上Ｖｄｄ以下の領域Ａ、（ｉｉ）入力同相電圧レベルＶｉｃがＶｓｓ以上Ｖｔｈｎ以下の領域Ｂ、及び（ｉｉｉ）入力同相電圧レベルＶｉｃがＶｔｈｎ以上Ｖｄｄ−Ｖｔｈｐ以下の領域Ｃにおいてそれぞれ異なる動作をする。以下、それぞれの領域おける信号変換回路２の動作を説明する。

（ｉ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ以上Ｖｄｄ以下（領域Ａ）の場合、差動アンプ部１０の第１のＮＭＯＳトランジスタ１４及び第２のＮＭＯＳトランジスタ１６が動作して、ソースフォロア部２０は動作しない。この場合、出力同相電圧レベルＶｏｃは以下の式（１）で表すことができる。

第１の出力端子７及び第２の出力端子８からは、上述したレベルの同相電圧の差動電圧信号ＯＵＴ１ｐ及びＯＵＴ１ｎがそれぞれ出力されることとなる。

（ｉｉ）入力同相電圧レベルＶｉｃがＶｓｓ以上Ｖｔｈｎ以下（領域Ｂ）の場合、ソースフォロア部２０の第１のＰＭＯＳトランジスタ２２及び第２のＰＭＯＳトランジスタ２４が動作し、差動アンプ部１０は動作しない。この場合、第１のＰＭＯＳトランジスタ２２及び第２のＰＭＯＳトランジスタ２４はソースフォロア回路を構成しているから、出力同相電圧レベルＶｏｃは以下の式（２）で表すことができる。

ここで、Δは、上述したレベルの差動電圧信号が入力された第１のＰＭＯＳトランジスタ２２又は第２のＰＭＯＳトランジスタ２４のオーバードライブ電圧であり、Ｉは、かかるＰＭＯＳトランジスタのドレイン電極側からソース電極側に流れる電流の値である。第１の出力端子７及び第２の出力端子８からは、上述したレベルの同相電圧の差動電圧信号ＯＵＴ１ｐ及びＯＵＴ１ｎがそれぞれ出力されることとなる。なお、電流Ｉは以下の式（３）で表すことができる。

ここで、βｐは電流増幅率である。式（２）及び式（３）により、オーバードライブ電圧Δは以下の式（４）で表すことができる。

（ｉｉｉ）入力同相電圧レベルＶｉｃがＶｔｈｎ以上Ｖｄｄ−Ｖｔｈｐ以下（領域Ｃ）の場合、差動アンプ部１０とソースフォロア部２０とが共に動作する。すなわち、差動アンプ部１０及びソースフォロア部２０は、第１の出力端子７に入力信号に対してそれぞれ同じ符号の変位電圧を供給し、第２の出力端子８に入力信号に対してそれぞれ同じ符号の変位電圧を供給し、第１の出力端子７及び第２の出力端子８に互いに協調して差動電圧信号ＯＵＴ１ｐ及びＯＵＴ１ｎを発生させる。この差動電圧信号ＯＵＴ１ｐ及びＯＵＴ１ｎにより、出力同相電圧レベルＶｏｃが決まることとなる。

なお、信号変換回路２において、電流源１８、第１の抵抗器１１、第２の抵抗器１２、第１のＮＭＯＳトランジスタ１４、第２のＮＭＯＳトランジスタ１６、第１のＰＭＯＳトランジスタ２２、及び第２のＰＭＯＳトランジスタ２４のサイズや値は、上述した式（１）〜（４）を満たし、かつ出力同相電圧レベルＶｏｃが差動増幅回路４の動作領域に入るように調整される。

以上述べたように、信号変換回路２では、第１の入力端子５及び第２の入力端子６に差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力されると、入力同相電圧レベルＶｉｃ、すなわち差動電圧信号ＩＮｐ及びＩＮｎのレベル、に応じて、差動アンプ部１０のみ、差動アンプ部１０とソースフォロア部２０の両方、ソースフォロア部２０のみ、のいずれかのモードで動作する。入力同相電圧レベルＶｉｃが、差動アンプ部１０のみが動作する領域Ａと差動アンプ部１０及びソースフォロア部２０が動作する領域Ｃとの境界、すなわちＶｄｄ−Ｖｔｈｐ近傍で変動したときには、差動アンプ部１０及びソースフォロア部２０のうち一方の動作が強まるに従い、他方の動作が弱まる。入力同相電圧レベルＶｉｃが、ソースフォロア部２０のみが動作する領域Ｂと差動アンプ部１０及びソースフォロア部２０が動作する領域Ｃとの境界、すなわち電圧Ｖｔｈｎ近傍で変動したときにも、差動アンプ部１０及びソースフォロア部２０のうち一方の動作が強まるに従い、他方の動作が弱まる。したがって、ＶｓｓからＶｄｄまでの入力同相電圧レベルＶｉｃの変化に対して、なめらかに連続した出力同相電圧レベルＶｏｃを得ることができる。

信号変換回路２を構成する差動アンプ部１０及びソースフォロア部２０は、２つの差動アンプ回路により構成する回路と比較して、素子数が少ないため、回路面積を小さくすると共に消費電流を減らすことができる。また、ソースフォロア部２０の第１のＰＭＯＳトランジスタ２２及び第２のＰＭＯＳトランジスタ２４は、差動電圧信号ＩＮｐ及びＩＮｎを正転で増幅するため、反転増幅回路に比べ負荷容量が小さく高速動作することが可能となる。さらに、ソースフォロアの動作速度は第１のＰＭＯＳトランジスタ２２及び第２のＰＭＯＳトランジスタ２４のサイズに依らないため、回路の高速性を保ったまま、第１のＰＭＯＳトランジスタ２２及び第２のＰＭＯＳトランジスタ２４のサイズを小さくすることができる。その結果、入力容量を低減でき、高速で動作する信号変換回路２を実現することが可能となる。

［第２の実施形態］
続いて、本発明の第２の実施形態について説明する。図４は、本発明の第２の実施形態に係る信号変換回路の回路図である。信号変換回路３０は、先に述べた信号変換回路２と同様、レール・ツー・レール式の差動増幅回路に用いられる回路であって、入力された差動電圧信号の同相電圧レベルを所定の同相電圧レベルに変換する。信号変換回路３０の第１の入力端子３１及び第２の入力端子３２には、差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力される。信号変換回路３０は、この差動電圧信号ＩＮｐ及びＩＮｎの同相電圧レベルを所定の同相電圧レベルに変換し、第１の出力端子３３及び第２の出力端子３４から差動電圧信号ＯＵＴ２ｐ及びＯＵＴ２ｎとしてそれぞれ出力する。図１に示す差動増幅回路４は、差動電圧信号ＯＵＴ２ｐ及びＯＵＴ２ｎをそれぞれ取得し、電圧増幅を行い、増幅された差動電圧信号ＯＵＴ２ｐ及びＯＵＴ２ｎを出力する。

信号変換回路３０は、ｐ型の半導体基板上に形成されており、差動増幅動作する差動アンプ部４０と、ソースフォロア動作するソースフォロア部５０と、を有している。

差動アンプ部４０は、第１のＰＭＯＳトランジスタ４４と、第２のＰＭＯＳトランジスタ４６とにより構成され、さらに第１の抵抗器４１と、第２の抵抗器４２と、電流源４８と、を有している。第１の抵抗器４１の一端は低電位側の電源Ｖｓｓに接続され、他端は第１の出力端子３３に接続されている。第２の抵抗器４２の一端は低電位側の電源Ｖｓｓに接続され、他端は第２の出力端子３４に接続されている。第１のＰＭＯＳトランジスタ４４のドレイン電極は第１の出力端子３３に接続され、ソース電極は電流源４８に接続され、ゲート電極は第２の入力端子３２に接続されている。第２のＰＭＯＳトランジスタ４６のドレイン電極は第２の出力端子３４に接続され、ソース電極は電流源４８に接続され、ゲート電極は第１の入力端子３１に接続されている。電流源４８は、第１のＰＭＯＳトランジスタ４４のソース電極及び第２のＰＭＯＳトランジスタ４６のソース電極と高電位側の電源Ｖｄｄとの間に設けられ、一定電流Ｉｓｓを発生する。

ソースフォロア部５０は、ソースフォロアとして動作する第１のＮＭＯＳトランジスタ５２と、第２のＮＭＯＳトランジスタ５４と、を有している。より具体的には、第１のＮＭＯＳトランジスタ５２のソース電極は第１の出力端子３３に接続され、ゲート電極は第１の入力端子３１に接続され、ドレイン電極は高電位側の電源Ｖｄｄに接続されている。第２のＮＭＯＳトランジスタ５４のソース電極は第２の出力端子３４に接続され、ゲート電極は第２の入力端子３２に接続され、ドレイン電極は高電位側の電源Ｖｄｄに接続されている。なお、図４では、便宜上、第２のＰＭＯＳトランジスタ４６のゲート電極が接続される第１の入力端子３１と、第１のＮＭＯＳトランジスタ５２のゲート電極が接続される第１の入力端子３１とを分けて示したが、これらは同じものである。第１のＰＭＯＳトランジスタ４４のゲート電極が接続される第２の入力端子３２と、第２のＮＭＯＳトランジスタ５４のゲート電極が接続される第２の入力端子３２とについても同様である。

次に、信号変換回路３０の動作を説明する。ここで、第１の抵抗器４１及び第２の抵抗器４２の抵抗値をＲと表している。また、第１のＰＭＯＳトランジスタ４４及び第２のＰＭＯＳトランジスタ４６のしきい値をＶｔｈｐと表し、第１のＮＭＯＳトランジスタ５２及び第２のＮＭＯＳトランジスタ５４のしきい値をＶｔｈｎと表している。さらに、第１の入力端子３１に入力された差動電圧信号ＩＮｐ及び第２の入力端子３２に入力された差動電圧信号ＩＮｎによる入力同相電圧のレベルをＶｉｃと表し、第１の出力端子３３から出力される差動電圧信号ＯＵＴ２ｐ及び第２の出力端子３４から出力される差動電圧信号ＯＵＴ２ｎの出力同相電圧のレベルをＶｏｃと表している。信号変換回路３０は、（ｉ）入力同相電圧レベルＶｉｃがＶｓｓ以上かつＶｔｈｎ以下の領域、（ｉｉ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ以上かつＶｄｄ以下の領域、及び（ｉｉｉ）入力同相電圧レベルＶｉｃがＶｔｈｎ以上かつＶｄｄ−Ｖｔｈｐ以下の領域においてそれぞれ異なる動作をする。以下、それぞれの領域おける信号変換回路３０の動作を説明する。

（ｉ）入力同相電圧レベルＶｉｃがＶｓｓ以上Ｖｔｈｎ以下の場合、差動アンプ部４０の第１のＰＭＯＳトランジスタ４４及び第２のＰＭＯＳトランジスタ４６が動作して、ソースフォロア部５０は動作しない。この場合、出力同相電圧レベルＶｏｃは以下の式（５）で表すことができる。

第１の出力端子３３及び第２の出力端子３４からは、上述したレベルの同相電圧の差動電圧信号ＯＵＴ２ｐ及びＯＵＴ２ｎがそれぞれ出力されることとなる。

（ｉｉ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ以上Ｖｄｄ以下の場合、ソースフォロア部５０の第１のＮＭＯＳトランジスタ５２及び第２のＮＭＯＳトランジスタ５４が動作し、差動アンプ部４０は動作しない。この場合、第１のＮＭＯＳトランジスタ５２及び第２のＮＭＯＳトランジスタ５４はソースフォロア回路を構成しているから、出力同相電圧レベルＶｏｃは以下の式（６）で表すことができる。

ここで、Δは、上述したレベルの差動電圧信号が入力された第１のＮＭＯＳトランジスタ５２又は第２のＮＭＯＳトランジスタ５４のオーバードライブ電圧であり、Ｉは、かかるＮＭＯＳトランジスタのドレイン電極側からソース電極側に流れる電流の値である。第１の出力端子３３及び第２の出力端子３４からは、上述したレベルの同相電圧の差動電圧信号ＯＵＴ２ｐ及びＯＵＴ２ｎがそれぞれ出力されることとなる。なお、電流Ｉは以下の式（７）で表すことができる。

ここで、βｎは電流増幅率である。式（６）及び式（７）により、オーバードライブ電圧Δは以下の式（８）で表すことができる。

（ｉｉｉ）入力同相電圧レベルＶｉｃがＶｔｈｎ以上Ｖｄｄ−Ｖｔｈｐ以下の場合、差動アンプ部４０とソースフォロア部５０とが共に動作する。すなわち、差動アンプ部４０及びソースフォロア部５０は、第１の出力端子３３に入力信号に対してそれぞれ同じ符号の変位電圧を供給し、第２の出力端子３４に入力信号に対してそれぞれ同じ符号の変位電圧を供給し、第１の出力端子３３及び第２の出力端子３４に互いに協調して差動電圧信号ＯＵＴ２ｐ及びＯＵＴ２ｎを発生させる。この差動電圧信号ＯＵＴ２ｐ及びＯＵＴ２ｎにより、出力同相電圧レベルＶｏｃが決まることとなる。

なお、信号変換回路３０において、電流源４８、第１の抵抗器４１、第２の抵抗器４２、第１のＰＭＯＳトランジスタ４４、第２のＰＭＯＳトランジスタ４６、第１のＮＭＯＳトランジスタ５２、及び第２のＮＭＯＳトランジスタ５４のサイズや値は、上述した式（５）〜（８）を満たし、かつ出力同相電圧レベルＶｏｃが差動増幅回路４の動作領域に入るように調整される。

以上述べたように、信号変換回路３０では、第１の入力端子３１及び第２の入力端子３２に差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力されると、入力同相電圧レベルＶｉｃ、すなわち差動電圧信号ＩＮｐ及びＩＮｎのレベル、に応じて、差動アンプ部４０のみ、差動アンプ部４０とソースフォロア部５０の両方、ソースフォロア部５０のみ、のいずれかのモードで動作する。入力同相電圧レベルＶｉｃが、差動アンプ部４０のみが動作する領域と差動アンプ部４０及びソースフォロア部５０が動作する領域との境界、すなわちＶｔｈｎ近傍で変動したときには、差動アンプ部４０及びソースフォロア部５０のうち一方の動作が強まるに従い、他方の動作が弱まる。入力同相電圧レベルＶｉｃが、ソースフォロア部５０のみが動作する領域と差動アンプ部４０及びソースフォロア部５０が動作する領域との境界、すなわちＶｄｄ−Ｖｔｈｐ近傍で変動したときにも、差動アンプ部４０及びソースフォロア部５０のうち一方の動作が強まるに従い、他方の動作が弱まる。したがって、ＶｓｓからＶｄｄまでの入力同相電圧レベルＶｉｃの変化に対して、なめらかに連続した出力同相電圧レベルＶｏｃを得ることができる。

信号変換回路３０を構成する差動アンプ部４０及びソースフォロア部５０は、２つの差動アンプ回路により構成する回路と比較して、素子数が少ないため、回路面積を小さくすると共に消費電流を減らすことができる。また、ソースフォロア部５０の第１のＮＭＯＳトランジスタ５２及び第２のＮＭＯＳトランジスタ５４は、差動電圧信号ＩＮｐ及びＩＮｎを正転で増幅するため、反転増幅回路に比べ負荷容量が小さく高速動作することが可能となる。さらに、ソースフォロアの動作速度は第１のＮＭＯＳトランジスタ５２及び第２のＮＭＯＳトランジスタ５４のサイズに依らないため、回路の高速性を保ったまま、第１のＮＭＯＳトランジスタ５２及び第２のＮＭＯＳトランジスタ５４のサイズを小さくすることができる。その結果、入力容量を低減でき、高速で動作する信号変換回路３０を実現することが可能となる。

更に、信号変換回路３０はｐ型の半導体基板上に形成されるため、第１のＰＭＯＳトランジスタ４４及び第２のＰＭＯＳトランジスタ４６について、基板バイアス効果を考慮する必要がなくなる。よって、差動アンプ部４０の動作可能範囲を広げることができるため、ソースフォロア部５０の動作電圧範囲を狭めた場合、すなわちソースフォロア部５０の第１のＮＭＯＳトランジスタ５２及び第２のＮＭＯＳトランジスタ５４のしきい値を上げた場合であっても、信号変換回路３０の動作を十分に保証できる。第１のＮＭＯＳトランジスタ５２及び第２のＮＭＯＳトランジスタ５４のしきい値を上げることによって、ソースフォロア部５０で消費される電力を減らすことができる。その結果、信号変換回路３０としての消費電力をより少なくすることができる。

［第３の実施形態］
図５は、本発明の第３の実施形態に係る信号変換回路を示す回路図である。図５に示す信号変換回路２Ａは、信号変換回路２においてソースフォロア部２０に代えてソースフォロア部２０Ａを備えている構成において、第１の実施形態と異なっている。信号変換回路２Ａのその他の構成は、信号変換回路２と同様である。

ソースフォロア部２０Ａは、ソースフォロア部２０において第３のＮＭＯＳトランジスタ２３及び第４のＮＭＯＳトランジスタ２５を更に備えている点で、ソースフォロア部２０と異なっている。ソースフォロア部２０Ａのその他の構成は、ソースフォロア部２０と同様である。

第３のＮＭＯＳトランジスタ２３のドレイン電極は第１の出力端子７に接続されており、第３のＮＭＯＳトランジスタ２３のソース電極は第１のＰＭＯＳトランジスタ２２のソース電極に接続されている。第３のＮＭＯＳトランジスタ２３のゲート電極には第１のバイアス電圧が入力される。本実施形態では、第１のバイアス電圧は高電位側の電源Ｖｄｄの電圧である。第１のＰＭＯＳトランジスタ２２のドレイン電極は低電位側の電源Ｖｓｓに接続されており、第１のＰＭＯＳトランジスタ２２のゲート電極は第１の入力端子５に接続されている。

同様に、第４のＮＭＯＳトランジスタ２５のドレイン電極は第２の出力端子８に接続されており、第４のＮＭＯＳトランジスタ２５のソース電極は第２のＰＭＯＳトランジスタ２４のソース電極に接続されている。第４のＮＭＯＳトランジスタ２５のゲート電極には第１のバイアス電圧が入力される。第２のＰＭＯＳトランジスタ２４のドレイン電極は低電位側の電源Ｖｓｓに接続されており、第２のＰＭＯＳトランジスタ２４のゲート電極は第２の入力端子６に接続されている。

なお、第１のＰＭＯＳトランジスタ２２のバックゲート端子は第１のＰＭＯＳトランジスタ２２のソース電極に接続されていることが好ましく、第２のＰＭＯＳトランジスタ２４のバックゲート端子は第２のＰＭＯＳトランジスタ２４のソース電極に接続されていることが好ましい。このようにＰＭＯＳトランジスタのバックゲート端子をソース端子に接続することにより、ゲート電極に入力される電圧に対してオン抵抗の変化を大きくすることができる。

次に、信号変換回路２Ａの動作を説明する。信号変換回路２Ａは、第１の実施形態の信号変換回路２と同様、第１の入力端子５及び第２の入力端子６に差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力されると、入力同相電圧レベルＶｉｃ、すなわち差動電圧信号ＩＮｐ及びＩＮｎの電圧レベルに応じて、以下のように動作する。ここで、Ｖｔｈｎ２は第３のＮＭＯＳトランジスタ２３及び第４のＮＭＯＳトランジスタ２５それぞれのしきい値である。
（ｉ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ−Ｖｔｈｎ２以上Ｖｄｄ以下（図３における領域Ａに相当）であるとき、差動アンプ部１０が動作して、ソースフォロア部２０Ａは動作しないので、出力同相電圧レベルＶｏｃは差動アンプ部１０によって定まる。
（ｉｉ）入力同相電圧レベルＶｉｃがＶｓｓ以上Ｖｔｈｎ以下（図３における領域Ｂに相当）であるとき、ソースフォロア部２０Ａが動作し、差動アンプ部１０は動作しないので、出力同相電圧レベルＶｏｃはソースフォロア部２０Ａによって定まる。
（ｉｉｉ）入力同相電圧レベルＶｉｃがＶｔｈｎ以上Ｖｄｄ−Ｖｔｈｐ−Ｖｔｈｎ２以下（図３における領域Ｃに相当）であるとき、差動アンプ部１０とソースフォロア部２０Ａとが共に動作するので、出力同相電圧レベルＶｏｃは差動アンプ部１０とソースフォロア部２０Ａとの双方によって定まる。

次に、ソースフォロア部２０Ａの動作を詳細に説明する。上記した（ｉｉ）および（ｉｉｉ）においてソースフォロア部２０Ａが動作しているとき、第１の入力端子５に入力される差動電圧信号ＩＮｐの電圧レベルが上昇すると、第１のＰＭＯＳトランジスタ２２のゲート−ソース間電圧の絶対値が減少し、第１のＰＭＯＳトランジスタ２２のドレイン−ソース間のオン抵抗値が増加する。すると、第１のＰＭＯＳトランジスタ２２のドレイン−ソース間及び第３のＮＭＯＳトランジスタ２３のドレイン−ソース間に流れる電流が減少し、第１の抵抗器１１による電圧降下量が減少する。その結果、第１の出力端子７から出力される差動電圧信号ＯＵＴ１ｐの電圧レベルが上昇する。

一方、第２の入力端子６に入力される差動電圧信号ＩＮｎの電圧レベルは低下するので、第２のＰＭＯＳトランジスタ２４のゲート−ソース間電圧の絶対値が増加し、第２のＰＭＯＳトランジスタ２４のドレイン−ソース間のオン抵抗値が減少する。すると、第２のＰＭＯＳトランジスタ２４のドレイン−ソース間及び第４のＮＭＯＳトランジスタ２５のドレイン−ソース間に流れる電流が増加し、第２の抵抗器１２による電圧降下量が増加する。その結果、第２の出力端子８から出力される差動電圧信号ＯＵＴ１ｎの電圧レベルが低下する。このように、ソースフォロア部２０Ａでは、正転増幅動作が行われる。

上記したように、第１の出力端子７から出力される差動電圧信号ＯＵＴ１ｐの電圧レベル、すなわち第３のＮＭＯＳトランジスタ２３のドレイン電圧が上昇すると、それに伴い第３のＮＭＯＳトランジスタ２３のソース電圧が上昇し、第３のＮＭＯＳトランジスタ２３のゲート−ソース間電圧の絶対値が減少する。すると、第３のＮＭＯＳトランジスタ２３のドレイン−ソース間のオン抵抗値が増加し、第１のＰＭＯＳトランジスタ２２のドレイン−ソース間及び第３のＮＭＯＳトランジスタ２３のドレイン−ソース間に流れる電流が更に減少して、第１の抵抗器１１による電圧降下量が更に減少する。その結果、第１の出力端子７から出力される差動電圧信号ＯＵＴ１ｐの電圧レベルが更に上昇する。

一方、第２の出力端子８から出力される差動電圧信号ＯＵＴ１ｎの電圧レベル、すなわち第４のＮＭＯＳトランジスタ２５のドレイン電圧は低下するので、それに伴い第４のＮＭＯＳトランジスタ２５のソース電圧が低下し、第４のＮＭＯＳトランジスタ２５のゲート−ソース間電圧の絶対値が増加する。すると、第４のＮＭＯＳトランジスタ２５のドレイン−ソース間のオン抵抗値が減少し、第２のＰＭＯＳトランジスタ２４のドレイン−ソース間及び第４のＮＭＯＳトランジスタ２５のドレイン−ソース間に流れる電流が更に増加して、第２の抵抗器１２による電圧降下量が更に増加する。その結果、第２の出力端子８から出力される差動電圧信号ＯＵＴ１ｎの電圧レベルが更に低下する。このように、ソースフォロア部２０Ａでは、正転増幅が強められ、正転増幅利得が増加する。

同様に、ソースフォロア部２０Ａでは、第１の入力端子５に入力される差動電圧信号ＩＮｐの電圧レベルが低下し、第２の入力端子６に入力される差動電圧信号ＩＮｎの電圧レベルが上昇するときには、第１の出力端子７から出力される差動電圧信号ＯＵＴ１ｐの電圧レベルが低下し、第２の出力端子８から出力される差動電圧信号ＯＵＴ１ｎの電圧レベルが上昇するように正転増幅が強められる。

このように、第３の実施形態の信号変換回路２Ａでも、差動アンプ部１０とソースフォロア部２０Ａとを備えているので、第１の入力端子５及び第２の入力端子６に入力される差動電圧信号の電圧レベルに応じて、差動アンプ部１０のみ、差動アンプ部１０とソースフォロア部２０Ａの両方、ソースフォロア部２０Ａのみ、のいずれかのモードで動作することができ、第１の実施形態と同様の利点を得ることができる。

更に、第３の実施形態の信号変換回路２Ａでは、ソースフォロア部２０Ａにおける第１のＰＭＯＳトランジスタ２２及び第２のＰＭＯＳトランジスタ２４による正転増幅が、第３のＮＭＯＳトランジスタ２３及び第４のＮＭＯＳトランジスタ２５の作用によって強められる。したがって、第３の実施形態の信号変換回路２Ａによれば、第１の抵抗器１１の抵抗値及び第２の抵抗器１２の抵抗値を大きくすることなく、利得を大きくすることができる。また、第３の実施形態の信号変換回路２Ａによれば、電流増加すなわちトランジスタサイズ（ゲート幅／ゲート長）の増加によって、差動アンプ部１０のトランジスタ（第１のＮＭＯＳトランジスタ１４及び第２のＮＭＯＳトランジスタ１６）及びソースフォロア部２０Ａのトランジスタ（第１のＰＭＯＳトランジスタ２２及び第２のＰＭＯＳトランジスタ２４）の相互コンダクタンスを大きくすることなく、利得を大きくすることができる。故に、第３の実施形態の信号変換回路２Ａによれば、高速特性を低下させることなく、且つ回路面積および消費電力を大きく増加させることなく利得を大きくすることができる。

この第３の実施形態の信号変換回路２Ａを備えるレール・ツー・レール回路１によれば、入力段に高速かつ高利得の信号変換回路２Ａを備えることができるので、差動電圧信号の信号品質の低下を低減することができる。例えば、レール・ツー・レール回路１から出力される差動電圧信号の遷移時間（立ち上がり時間及び立ち下がり時間）を短縮することができる。その結果、レール・ツー・レール回路１の後段のシリアル−パラレル変換回路や信号識別回路などにおいて、同期信号間位相のＡＣタイミングばらつきを低減することができる。この効果は、低消費電力化、すなわち低電圧化に起因して差動電圧信号の信号品質が低下する場合に大きい。

［第４の実施形態］
図６は、本発明の第４の実施形態に係る信号変換回路を示す回路図である。図６に示す信号変換回路２Ｂは、信号変換回路２Ａにおいてソースフォロア部２０Ａに代えてソースフォロア部２０Ｂを備えている構成において、第３の実施形態と異なっている。信号変換回路２Ｂのその他の構成は、信号変換回路２Ａと同様である。

ソースフォロア部２０Ｂは、ソースフォロア部２０Ａにおいて第３のＰＭＯＳトランジスタ２６、第４のＰＭＯＳトランジスタ２７、第５のＮＭＯＳトランジスタ２８及び第６のＮＭＯＳトランジスタ２９を更に備えている点で、ソースフォロア部２０Ａと異なっている。ソースフォロア部２０Ｂのその他の構成は、ソースフォロア部２０Ａと同様である。

第３のＰＭＯＳトランジスタ２６のソース電極は第３のＮＭＯＳトランジスタ２３のドレイン電極及び第１の出力端子７に接続されており、第３のＰＭＯＳトランジスタ２６のゲート電極は第１のＰＭＯＳトランジスタ２２のゲート電極及び第１の入力端子５に接続されている。第３のＰＭＯＳトランジスタ２６のドレイン電極は第５のＮＭＯＳトランジスタ２８のドレイン電極に接続されており、第５のＮＭＯＳトランジスタ２８のソース電極は低電位側の電源Ｖｓｓに接続されている。第５のＮＭＯＳトランジスタ２８のゲート電極には第２のバイアス電圧が入力される。本実施形態では、第２のバイアス電圧は高電位側の電源Ｖｄｄの電圧であるとしたが、電源Ｖｄｄの電圧に限らず、第５のＮＭＯＳトランジスタ２８がオンする電圧であって、ソースフォロア動作を阻害しない電圧であればよい。

同様に、第４のＰＭＯＳトランジスタ２７のソース電極は第４のＮＭＯＳトランジスタ２５のドレイン電極及び第２の出力端子８に接続されており、第４のＰＭＯＳトランジスタ２７のゲート電極は第２のＰＭＯＳトランジスタ２４のゲート電極及び第２の入力端子６に接続されている。第４のＰＭＯＳトランジスタ２７のドレイン電極は第６のＮＭＯＳトランジスタ２９のドレイン電極に接続されており、第６のＮＭＯＳトランジスタ２９のソース電極は低電位側の電源Ｖｓｓに接続されている。第６のＮＭＯＳトランジスタ２９のゲート電極には第２のバイアス電圧が入力される。

なお、第３のＰＭＯＳトランジスタ２６のバックゲート端子は第３のＰＭＯＳトランジスタ２６のソース電極に接続されていることが好ましく、第４のＰＭＯＳトランジスタ２７のバックゲート端子は第４のＰＭＯＳトランジスタ２７のソース電極に接続されていることが好ましい。このようにＰＭＯＳトランジスタのバックゲート端子をソース端子に接続することにより、ゲート電極に入力される電圧に対してオン抵抗の変化を大きくすることができる。以下の説明では、第１のＰＭＯＳトランジスタ２２、第２のＰＭＯＳトランジスタ２４、第３のＮＭＯＳトランジスタ２３及び第４のＮＭＯＳトランジスタ２５から構成されるソースフォロアを第１のソースフォロア部２０ｃとし、第３のＰＭＯＳトランジスタ２６、第４のＰＭＯＳトランジスタ２７、第５のＮＭＯＳトランジスタ２８及び第６のＮＭＯＳトランジスタ２９から構成されるソースフォロアを第２のソースフォロア部２０ｄという。

次に、信号変換回路２Ｂの動作を説明する。信号変換回路２Ｂは、第３の実施形態の信号変換回路２Ａと同様、第１の入力端子５及び第２の入力端子６に差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力されると、入力同相電圧レベルＶｉｃ、すなわち差動電圧信号ＩＮｐ及びＩＮｎの電圧レベルに応じて、以下のように動作する。
（ｉ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ以上Ｖｄｄ以下（図３における領域Ａに相当）であるとき、差動アンプ部１０が動作して、ソースフォロア部２０Ｂは動作しないので、出力同相電圧レベルＶｏｃは差動アンプ部１０によって定まる。
（ｉｉ）入力同相電圧レベルＶｉｃがＶｓｓ以上Ｖｔｈｎ以下（図３における領域Ｂに相当）であるとき、ソースフォロア部２０Ｂが動作し、差動アンプ部１０は動作しないので、出力同相電圧レベルＶｏｃはソースフォロア部２０Ｂによって定まる。
（ｉｉｉ）入力同相電圧レベルＶｉｃがＶｔｈｎ以上Ｖｄｄ−Ｖｔｈｐ以下（図３における領域Ｃに相当）であるとき、差動アンプ部１０とソースフォロア部２０Ｂとが共に動作するので、出力同相電圧レベルＶｏｃは差動アンプ部１０とソースフォロア部２０Ｂとの双方によって定まる。

次に、ソースフォロア部２０Ｂの動作を詳細に説明する。なお、ソースフォロア部２０Ｂにおける第１のソースフォロア部２０ｃによる正転増幅動作は第３の実施形態におけるソースフォロア部２０Ａと同様である。

上記した（ｉｉ）及び（ｉｉｉ）においてソースフォロア部２０Ｂにおける第２のソースフォロア部２０ｄが動作しているとき、第１の入力端子５に入力される差動電圧信号ＩＮｐの電圧レベルが上昇すると、第３のＰＭＯＳトランジスタ２６のゲート−ソース間電圧の絶対値が減少し、第３のＰＭＯＳトランジスタ２６のドレイン−ソース間のオン抵抗値が増加する。すると、第３のＰＭＯＳトランジスタ２６のドレイン−ソース間及び第５のＮＭＯＳトランジスタ２８のドレイン−ソース間に流れる電流が減少し、第１の抵抗器１１による電圧降下量が減少する。その結果、第１の出力端子７から出力される差動電圧信号ＯＵＴ１ｐの電圧レベルが上昇する。

一方、第２の入力端子６に入力される差動電圧信号ＩＮｎの電圧レベルは低下するので、第４のＰＭＯＳトランジスタ２７のゲート−ソース間電圧の絶対値が増加し、第４のＰＭＯＳトランジスタ２７のドレイン−ソース間のオン抵抗値が減少する。すると、第４のＰＭＯＳトランジスタ２７のドレイン−ソース間及び第６のＮＭＯＳトランジスタ２９のドレイン−ソース間に流れる電流が増加し、第２の抵抗器１２による電圧降下量が増加する。その結果、第２の出力端子８から出力される差動電圧信号ＯＵＴ１ｎの電圧レベルが低下する。このように、ソースフォロア部２０Ｂにおける第２のソースフォロア部２０ｄでも、正転増幅動作が行われる。

同様に、ソースフォロア部２０Ｂにおける第２のソースフォロア部２０ｄでも、第１の入力端子５に入力される差動電圧信号ＩＮｐの電圧レベルが低下し、第２の入力端子６に入力される差動電圧信号ＩＮｎの電圧レベルが上昇するときには、第１の出力端子７から出力される差動電圧信号ＯＵＴ１ｐの電圧レベルが低下し、第２の出力端子８から出力される差動電圧信号ＯＵＴ１ｎの電圧レベルが上昇するように正転増幅動作が行われる。

ソースフォロア部２０Ｂは、第１の入力端子５及び第２の入力端子６に差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力されると、入力同相電圧レベルＶｉｃ、すなわち差動電圧信号ＩＮｐ及びＩＮｎの電圧レベルに応じて、以下のように動作する。
（ｉｖ）入力同相電圧レベルＶｉｃがＶｓｓ以上Ｖｄｄ−Ｖｔｈｐ−Ｖｔｈｎ２以下であるとき、ソースフォロア部２０Ｂにおける第１のソースフォロア部２０ｃと第２のソースフォロア部２０ｄとが共に動作する。
（ｖ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ−Ｖｔｈｎ２以上Ｖｄｄ−Ｖｔｈｐ以下であるとき、ソースフォロア部２０Ｂにおける第２のソースフォロア部２０ｄは動作するが、第１のソースフォロア部２０ｃは動作しない。

ここで、低消費電力化に伴う電源Ｖｄｄの電圧低下や、ジャンクション温度上昇に伴うトランジスタのしきい値Ｖｔｈｎ，Ｖｔｈｎ２，Ｖｔｈｐの増加などが生じると、ソースフォロア部２０Ｂにおける第１のソースフォロア部２０ｃの動作可能な入力同相電圧レベルＶｉｃの上限値Ｖｄｄ−Ｖｔｈｐ−Ｖｔｈｎ２が、差動アンプ部１０の動作可能な入力同相電圧レベルＶｉｃの下限値Ｖｔｈｎより小さくなる可能性がある。すなわち、第３の実施形態の信号変換回路２Ａでは、差動アンプ部１０とソースフォロア部２０Ａとが同時に動作する入力同相電圧領域が存在せず、入力レール・ツー・レール動作が行われない可能性がある。このときの関係式を下式（９）に示す。
Ｖｄｄ−Ｖｔｈｐ−Ｖｔｈｎ２＜Ｖｔｈｎ・・・（９）
差動アンプ部１０におけるトランジスタとソースフォロア部２０Ｂにおけるトランジスタが同一種類であれば、ほぼＶｔｈｎ＝Ｖｔｈｎ２であるので、上記（９）式は下式（１０）のように表される。
Ｖｄｄ＜２Ｖｔｈｎ＋Ｖｔｈｐ・・・（１０）
上記（１０）式によれば、電源電圧がトランジスタのしきい値の３倍の値より小さいことが示されている。

ところで、ＣＭＯＳデバイスでは、論理回路、例えばインバータ回路を構成可能であることが必要条件であるので、下記条件式が成り立つ。
Ｖｄｄ≧Ｖｔｈｎ＋Ｖｔｈｐ
Ｖｄｄ−Ｖｔｈｐ≧Ｖｔｈｎ・・・（１１）
上記（１１）式によれば、ソースフォロア部２０Ｂにおける第２のソースフォロア部２０ｄの動作可能な入力同相電圧レベルＶｉｃの上限値Ｖｄｄ−Ｖｔｈｐは、差動アンプ部１０の動作可能な入力同相電圧レベルＶｉｃの下限値Ｖｔｈｎより大きいことがわかる。すなわち、第４の実施形態では、差動アンプ部１０とソースフォロア部２０Ｂにおける第２のソースフォロア部２０ｄとが同時に動作する入力同相電圧領域が存在し、入力レール・ツー・レール動作が行われることがわかる。

このように、第４の実施形態の信号変換回路２Ｂでも、差動アンプ部１０とソースフォロア部２０Ｂとを備えているので、第１の入力端子５及び第２の入力端子６に入力される差動電圧信号の電圧レベルに応じて、差動アンプ部１０のみ、差動アンプ部１０とソースフォロア部２０Ｂの両方、ソースフォロア部２０Ｂのみ、のいずれかのモードで動作することができる。また、第４の実施形態の信号変換回路２Ｂでも、ソースフォロア部２０Ｂにおける第１のソースフォロア部２０ｃが、第３のＮＭＯＳトランジスタ２３及び第４のＮＭＯＳトランジスタ２５を備えているので、これらのトランジスタの作用によって正転増幅を強め、正転増幅利得を増加することができる。したがって、第４の実施形態の信号変換回路２Ｂでも、第３の実施形態と同様の利点を得ることができる。

更に、第４の実施形態の信号変換回路２Ｂによれば、第３のＰＭＯＳトランジスタ２６、第４のＰＭＯＳトランジスタ２７、第５のＮＭＯＳトランジスタ２８及び第６のＮＭＯＳトランジスタ２９から構成される第２のソースフォロア２０ｄを備えているので、低消費電力化に伴う低電源電圧化及び温度変動に起因して、差動アンプ部１０とソースフォロア部２０Ｂにおける第１のソースフォロア部２０ｃとが同時に動作する入力同相電圧領域が存在しなくても、差動アンプ部１０とソースフォロア部２０Ｂにおける第２のソースフォロア部２０ｄとが同時に動作する入力同相電圧領域が存在する。したがって、第４の実施形態の信号変換回路２Ｂによれば、入力レール・ツー・レール動作が可能である。

［第５の実施形態］
図７は、本発明の第５の実施形態に係る信号変換回路を示す回路図である。図７に示す信号変換回路３０Ａは、信号変換回路３０においてソースフォロア部５０に代えてソースフォロア部５０Ａを備えている構成において、第２の実施形態と異なっている。信号変換回路３０Ａのその他の構成は、信号変換回路３０と同様である。

ソースフォロア部５０Ａは、ソースフォロア部５０において第３のＰＭＯＳトランジスタ５３及び第４のＰＭＯＳトランジスタ５５を更に備えている点で、ソースフォロア部５０と異なっている。ソースフォロア部５０Ａのその他の構成は、ソースフォロア部５０と同様である。

第３のＰＭＯＳトランジスタ５３のドレイン電極は第１の出力端子３３に接続されており、第３のＰＭＯＳトランジスタ５３のソース電極は第１のＮＭＯＳトランジスタ５２のソース電極に接続されている。第３のＰＭＯＳトランジスタ５３のゲート電極には第１のバイアス電圧が入力される。本実施形態では、第１のバイアス電圧は低電位側の電源Ｖｓｓの電圧である。第１のＮＭＯＳトランジスタ５２のドレイン電極は高電位側の電源Ｖｄｄに接続されており、第１のＮＭＯＳトランジスタ５２のゲート電極は第１の入力端子３１に接続されている。

同様に、第４のＰＭＯＳトランジスタ５５のドレイン電極は第２の出力端子３４に接続されており、第４のＰＭＯＳトランジスタ５５のソース電極は第２のＮＭＯＳトランジスタ５４のソース電極に接続されている。第４のＰＭＯＳトランジスタ５５のゲート電極には第１のバイアス電圧が入力される。第２のＮＭＯＳトランジスタ５４のドレイン電極は高電位側の電源Ｖｄｄに接続されており、第２のＮＭＯＳトランジスタ５４のゲート電極は第２の入力端子３２に接続されている。

なお、第１のＮＭＯＳトランジスタ５２のバックゲート端子は第１のＮＭＯＳトランジスタ５２のソース電極に接続されていることが好ましく、第２のＮＭＯＳトランジスタ５４のバックゲート端子は第２のＮＭＯＳトランジスタ５４のソース電極に接続されていることが好ましい。このようにＮＭＯＳトランジスタのバックゲート端子をソース端子に接続することにより、ゲート電極に入力される電圧に対してオン抵抗の変化を大きくすることができる。

次に、信号変換回路３０Ａの動作を説明する。信号変換回路３０Ａは、第２の実施形態の信号変換回路３０と同様、第１の入力端子３１及び第２の入力端子３２に差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力されると、入力同相電圧レベルＶｉｃ、すなわち差動電圧信号ＩＮｐ及びＩＮｎの電圧レベルに応じて、以下のように動作する。ここで、Ｖｔｈｐ２は第３のＰＭＯＳトランジスタ５３及び第４のＰＭＯＳトランジスタ５５それぞれのしきい値である。
（ｉ）入力同相電圧レベルＶｉｃがＶｓｓ以上Ｖｔｈｎ＋Ｖｔｈｐ２以下であるとき、差動アンプ部４０が動作して、ソースフォロア部５０Ａは動作しないので、出力同相電圧レベルＶｏｃは差動アンプ部４０によって定まる。
（ｉｉ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ以上Ｖｄｄ以下であるとき、ソースフォロア部５０Ａが動作し、差動アンプ部４０は動作しないので、出力同相電圧レベルＶｏｃはソースフォロア部５０Ａによって定まる。
（ｉｉｉ）入力同相電圧レベルＶｉｃがＶｔｈｎ＋Ｖｔｈｐ２以上Ｖｄｄ−Ｖｔｈｐ以下であるとき、差動アンプ部４０とソースフォロア部５０Ａとが共に動作するので、出力同相電圧レベルＶｏｃは差動アンプ部４０とソースフォロア部５０Ａとの双方によって定まる。

次に、ソースフォロア部５０Ａの動作を詳細に説明する。上記した（ｉｉ）及び（ｉｉｉ）においてソースフォロア部５０Ａが動作しているとき、第１の入力端子３１に入力される差動電圧信号ＩＮｐの電圧レベルが低下すると、第１のＮＭＯＳトランジスタ５２のゲート−ソース間電圧の絶対値が減少し、第１のＮＭＯＳトランジスタ５２のドレイン−ソース間のオン抵抗値が増加する。すると、第１のＮＭＯＳトランジスタ５２のドレイン−ソース間及び第３のＰＭＯＳトランジスタ５３のドレイン−ソース間に流れる電流が減少し、第１の抵抗器４１による電圧上昇量が減少する。その結果、第１の出力端子３３から出力される差動電圧信号ＯＵＴ２ｐの電圧レベルが低下する。

一方、第２の入力端子３２に入力される差動電圧信号ＩＮｎの電圧レベルは上昇するので、第２のＮＭＯＳトランジスタ５４のゲート−ソース間電圧の絶対値が増加し、第２のＮＭＯＳトランジスタ５４のドレイン−ソース間のオン抵抗値が減少する。すると、第２のＮＭＯＳトランジスタ５４のドレイン−ソース間及び第４のＰＭＯＳトランジスタ５５のドレイン−ソース間に流れる電流が増加し、第２の抵抗器４２による電圧上昇量が増加する。その結果、第２の出力端子３４から出力される差動電圧信号ＯＵＴ２ｎの電圧レベルが上昇する。このように、ソースフォロア部５０Ａでは、正転増幅動作が行われる。

上記したように、第１の出力端子３３から出力される差動電圧信号ＯＵＴ２ｐの電圧レベル、すなわち第３のＰＭＯＳトランジスタ５３のドレイン電圧が低下すると、それに伴い第３のＰＭＯＳトランジスタ５３のソース電圧が低下し、第３のＰＭＯＳトランジスタ５３のゲート−ソース間電圧の絶対値が減少する。すると、第３のＰＭＯＳトランジスタ５３のドレイン−ソース間のオン抵抗値が増加し、第１のＮＭＯＳトランジスタ５２のドレイン−ソース間及び第３のＰＭＯＳトランジスタ５３のドレイン−ソース間に流れる電流が更に減少して、第１の抵抗器４１による電圧上昇量が更に減少する。その結果、第１の出力端子３３から出力される差動電圧信号ＯＵＴ２ｐの電圧レベルが更に低下する。

一方、第２の出力端子３４から出力される差動電圧信号ＯＵＴ２ｎの電圧レベル、すなわち第４のＰＭＯＳトランジスタ５５のドレイン電圧は上昇するので、それに伴い第４のＰＭＯＳトランジスタ５５のソース電圧が上昇し、第４のＰＭＯＳトランジスタ５５のゲート−ソース間電圧の絶対値が増加する。すると、第４のＰＭＯＳトランジスタ５５のドレイン−ソース間のオン抵抗値が減少し、第２のＮＭＯＳトランジスタ５４のドレイン−ソース間及び第４のＰＭＯＳトランジスタ５５のドレイン−ソース間に流れる電流が更に増加して、第２の抵抗器４２による電圧上昇量が更に増加する。その結果、第２の出力端子３４から出力される差動電圧信号ＯＵＴ２ｎの電圧レベルが更に上昇する。このように、ソースフォロア部５０Ａでは、正転増幅が強められ、正転増幅利得が増加する。

同様に、ソースフォロア部５０Ａでは、第１の入力端子３１に入力される差動電圧信号ＩＮｐの電圧レベルが上昇し、第２の入力端子３２に入力される差動電圧信号ＩＮｎの電圧レベルが低下するときには、第１の出力端子３３から出力される差動電圧信号ＯＵＴ２ｐの電圧レベルが上昇し、第２の出力端子３４から出力される差動電圧信号ＯＵＴ２ｎの電圧レベルが低下するように正転増幅が強められる。

このように、第５の実施形態の信号変換回路３０Ａでも、差動アンプ部４０とソースフォロア部５０Ａとを備えているので、第１の入力端子３１及び第２の入力端子３２に入力される差動電圧信号の電圧レベルに応じて、差動アンプ部４０のみ、差動アンプ部４０とソースフォロア部５０Ａの両方、ソースフォロア部５０Ａのみ、のいずれかのモードで動作することができ、第２の実施形態と同様の利点を得ることができる。

更に、第５の実施形態の信号変換回路３０Ａでは、ソースフォロア部５０Ａにおける第１のＮＭＯＳトランジスタ５２及び第２のＮＭＯＳトランジスタ５４による正転増幅が、第３のＰＭＯＳトランジスタ５３及び第４のＰＭＯＳトランジスタ５５の作用によって強められる。したがって、第５の実施形態の信号変換回路３０Ａによれば、第１の抵抗器４１の抵抗値及び第２の抵抗器４２の抵抗値を大きくすることなく、利得を大きくすることができる。また、第５の実施形態の信号変換回路３０Ａによれば、電流増加すなわちトランジスタサイズ（ゲート幅／ゲート長）の増加によって、差動アンプ部４０のトランジスタ（第１のＰＭＯＳトランジスタ４４及び第２のＰＭＯＳトランジスタ４６）及びソースフォロア部５０Ａのトランジスタ（第１のＮＭＯＳトランジスタ５２及び第２のＮＭＯＳトランジスタ５４）の相互コンダクタンスを大きくすることなく、利得を大きくすることができる。故に、第５の実施形態の信号変換回路３０Ａによれば、高速特性を低下させることなく、且つ回路面積および消費電力を大きく増加させることなく利得を大きくすることができる。

また、第５の実施形態の信号変換回路３０Ａによれば、高速特性の低下を低減しつつ利得を大きくすることができるので、差動電圧信号の信号品質の低下を低減することができる。

この第５の実施形態の信号変換回路３０Ａを備えるレール・ツー・レール回路１によれば、入力段に高速かつ高利得の信号変換回路３０Ａを備えることができるので、差動電圧信号の信号品質の低下を低減することができる。例えば、レール・ツー・レール回路１から出力される差動電圧信号の遷移時間（立ち上がり時間及び立ち下がり時間）を短縮することができる。その結果、レール・ツー・レール回路１の後段のシリアル−パラレル変換回路や信号識別回路などにおいて、同期信号間位相のＡＣタイミングばらつきを低減することができる。この効果は、低消費電力化、すなわち低電圧化に起因して差動電圧信号の信号品質が低下する場合に大きい。

［第６の実施形態］
図８は、本発明の第６の実施形態に係る信号変換回路を示す回路図である。図８に示す信号変換回路３０Ｂは、信号変換回路３０Ａにおいてソースフォロア部５０Ａに代えてソースフォロア部５０Ｂを備えている構成において、第５の実施形態と異なっている。信号変換回路３０Ｂのその他の構成は、信号変換回路３０Ａと同様である。

ソースフォロア部５０Ｂは、ソースフォロア部５０Ａにおいて第３のＮＭＯＳトランジスタ５６、第４のＮＭＯＳトランジスタ５７、第５のＰＭＯＳトランジスタ５８及び第６のＰＭＯＳトランジスタ５９を更に備えている点で、ソースフォロア部５０Ａと異なっている。ソースフォロア部５０Ｂのその他の構成は、ソースフォロア部５０Ａと同様である。

第３のＮＭＯＳトランジスタ５６のソース電極は第３のＰＭＯＳトランジスタ５３のドレイン電極及び第１の出力端子３３に接続されており、第３のＮＭＯＳトランジスタ５６のゲート電極は第１のＮＭＯＳトランジスタ５２のゲート電極及び第１の入力端子３１に接続されている。第３のＮＭＯＳトランジスタ５６のドレイン電極は第５のＰＭＯＳトランジスタ５８のドレイン電極に接続されており、第５のＰＭＯＳトランジスタ５８のソース電極は高電位側の電源Ｖｄｄに接続されている。第５のＰＭＯＳトランジスタ５８のゲート電極には第２のバイアス電圧が入力される。本実施形態では、第２のバイアス電圧は低電位側の電源Ｖｓｓの電圧であるとしたが、電源Ｖｓｓの電圧に限らず、第５のＮＭＯＳトランジスタ５８がオンする電圧であって、ソースフォロア動作を阻害しない電圧であればよい。

同様に、第４のＮＭＯＳトランジスタ５７のソース電極は第４のＰＭＯＳトランジスタ５５のドレイン電極及び第２の出力端子３４に接続されており、第４のＮＭＯＳトランジスタ５７のゲート電極は第２のＮＭＯＳトランジスタ５４のゲート電極及び第２の入力端子３２に接続されている。第４のＮＭＯＳトランジスタ５７のドレイン電極は第６のＰＭＯＳトランジスタ５９のドレイン電極に接続されており、第６のＰＭＯＳトランジスタ５９のソース電極は高電位側の電源Ｖｄｄに接続されている。第６のＰＭＯＳトランジスタ５９のゲート電極には第２のバイアス電圧が入力される。

以下の説明では、第１のＮＭＯＳトランジスタ５２、第２のＮＭＯＳトランジスタ５４、第３のＰＭＯＳトランジスタ５３及び第４のＰＭＯＳトランジスタ５５から構成されるソースフォロアを第１のソースフォロア部５０ｃとし、第３のＮＭＯＳトランジスタ５６、第４のＮＭＯＳトランジスタ５７、第５のＰＭＯＳトランジスタ５８及び第６のＰＭＯＳトランジスタ５９から構成されるソースフォロアを第２のソースフォロア部５０ｄという。

次に、信号変換回路３０Ｂの動作を説明する。信号変換回路３０Ｂは、第５の実施形態の信号変換回路３０Ａと同様、第１の入力端子３１及び第２の入力端子３２に差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力されると、入力同相電圧レベルＶｉｃ、すなわち差動電圧信号ＩＮｐ及びＩＮｎの電圧レベルに応じて、以下のように動作する。
（ｉ）入力同相電圧レベルＶｉｃがＶｓｓ以上Ｖｔｈｎ以下であるとき、差動アンプ部４０が動作して、ソースフォロア部５０Ｂは動作しないので、出力同相電圧レベルＶｏｃは差動アンプ部４０によって定まる。
（ｉｉ）入力同相電圧レベルＶｉｃがＶｄｄ−Ｖｔｈｐ以上Ｖｄｄ以下であるとき、ソースフォロア部５０Ａが動作し、差動アンプ部４０は動作しないので、出力同相電圧レベルＶｏｃはソースフォロア部５０Ｂによって定まる。
（ｉｉｉ）入力同相電圧レベルＶｉｃがＶｔｈｎ以上Ｖｄｄ−Ｖｔｈｐ以下であるとき、差動アンプ部４０とソースフォロア部５０Ｂとが共に動作するので、出力同相電圧レベルＶｏｃは差動アンプ部４０とソースフォロア部５０Ｂとの双方によって定まる。

次に、ソースフォロア部５０Ｂの動作を詳細に説明する。なお、ソースフォロア部５０Ｂにおける第１のソースフォロア部５０ｃによる正転増幅動作は第５の実施形態におけるソースフォロア部５０Ａと同様である。

上記した（ｉｉ）及び（ｉｉｉ）においてソースフォロア部５０Ｂにおける第２のソースフォロア部５０ｄが動作しているとき、第１の入力端子３１に入力される差動電圧信号ＩＮｐの電圧レベルが低下すると、第３のＮＭＯＳトランジスタ５６のゲート−ソース間電圧の絶対値が減少し、第３のＮＭＯＳトランジスタ５６のドレイン−ソース間のオン抵抗値が増加する。すると、第３のＮＭＯＳトランジスタ５６のドレイン−ソース間及び第５のＰＭＯＳトランジスタ５８のドレイン−ソース間に流れる電流が減少し、第１の抵抗器４１による電圧上昇量が減少する。その結果、第１の出力端子３３から出力される差動電圧信号ＯＵＴ２ｐの電圧レベルが低下する。

一方、第２の入力端子３２に入力される差動電圧信号ＩＮｎの電圧レベルは上昇するので、第４のＮＭＯＳトランジスタ５７のゲート−ソース間電圧の絶対値が増加し、第４のＮＭＯＳトランジスタ５７のドレイン−ソース間のオン抵抗値が減少する。すると、第４のＮＭＯＳトランジスタ５７のドレイン−ソース間及び第６のＰＭＯＳトランジスタ５９のドレイン−ソース間に流れる電流が増加し、第２の抵抗器４２による電圧上昇量が増加する。その結果、第２の出力端子３４から出力される差動電圧信号ＯＵＴ２ｎの電圧レベルが上昇する。このように、ソースフォロア部５０Ｂにおける第２のソースフォロア部５０ｄでも、正転増幅動作が行われる。

同様に、ソースフォロア部５０Ｂにおける第２のソースフォロア部５０ｄでも、第１の入力端子３１に入力される差動電圧信号ＩＮｐの電圧レベルが上昇し、第２の入力端子３２に入力される差動電圧信号ＩＮｎの電圧レベルが低下するときには、第１の出力端子３３から出力される差動電圧信号ＯＵＴ２ｐの電圧レベルが上昇し、第２の出力端子３４から出力される差動電圧信号ＯＵＴ２ｎの電圧レベルが低下するように正転増幅動作が行われる。

ソースフォロア部５０Ｂは、第１の入力端子３１及び第２の入力端子３２に差動電圧信号ＩＮｐ及びＩＮｎがそれぞれ入力されると、入力同相電圧レベルＶｉｃ、すなわち差動電圧信号ＩＮｐ及びＩＮｎの電圧レベルに応じて、以下のように動作する。
（ｉｖ）入力同相電圧レベルＶｉｃがＶｔｈｎ＋Ｖｔｈｐ２以上Ｖｄｄ以下であるとき、ソースフォロア部５０Ｂにおける第１のソースフォロア部５０ｃと第２のソースフォロア部５０ｄとが共に動作する。
（ｖ）入力同相電圧レベルＶｉｃがＶｔｈｎ以上Ｖｔｈｎ＋Ｖｔｈｐ２以下であるとき、ソースフォロア部５０Ｂにおける第２のソースフォロア部５０ｄは動作するが、第１のソースフォロア部５０ｃは動作しない。

以上の説明では、Ｖｓｓを基準とした正電源Ｖｄｄを想定しているが、以下の説明では、説明の明確化のために、Ｖｄｄを基準とした負電源−Ｖｓｓを考える。上記した（ｉｖ）、（ｖ）を換言すると、
（ｉｖ）入力同相電圧レベルＶｉｃが−Ｖｓｓ＋Ｖｔｈｎ＋Ｖｔｈｐ２以上Ｖｄｄ以下であるとき、ソースフォロア部５０Ｂにおける第１のソースフォロア部５０ｃと第２のソースフォロア部５０ｄとが共に動作する。
（ｖ）入力同相電圧レベルＶｉｃが−Ｖｓｓ＋Ｖｔｈｎ以上−Ｖｓｓ＋Ｖｔｈｎ＋Ｖｔｈｐ２以下であるとき、ソースフォロア部５０Ｂにおける第２のソースフォロア部５０ｄは動作するが、第１のソースフォロア部５０ｃは動作しない。

ここで、低消費電力化に伴う負電源−Ｖｓｓの電圧上昇や、ジャンクション温度上昇に伴うトランジスタのしきい値Ｖｔｈｎ，Ｖｔｈｐ，Ｖｔｈｐ２の増加などが生じると、ソースフォロア部５０Ｂにおける第１のソースフォロア部５０ｃの動作可能な入力同相電圧レベルＶｉｃの下限値−Ｖｓｓ＋Ｖｔｈｎ＋Ｖｔｈｐ２が、差動アンプ部４０の動作可能な入力同相電圧レベルＶｉｃの上限値−Ｖｔｈｐより大きくなる可能性がある。すなわち、第５の実施形態の信号変換回路３０Ａでは、差動アンプ部４０とソースフォロア部５０Ａとが同時に動作する入力同相電圧領域が存在せず、入力レール・ツー・レール動作が行われない可能性がある。このときの関係式を下式（１２）に示す。
−Ｖｓｓ＋Ｖｔｈｎ＋Ｖｔｈｐ２＞−Ｖｔｈｐ・・・（１２）
差動アンプ部４０におけるトランジスタとソースフォロア部５０Ｂにおけるトランジスタが同一種類であれば、ほぼＶｔｈｐ＝Ｖｔｈｐ２であるので、上記（１２）式は下式（１３）のように表される。
Ｖｓｓ＜Ｖｔｈｎ＋２Ｖｔｈｐ・・・（１３）
上記（１３）式によれば、電源電圧の絶対値がトランジスタのしきい値の絶対値の３倍の値より小さいことが示されている。

ところで、ＣＭＯＳデバイスでは、論理回路、例えばインバータ回路を構成可能であることが必要条件であるので、下記条件式が成り立つ。
Ｖｓｓ≧Ｖｔｈｎ＋Ｖｔｈｐ
−Ｖｓｓ＋Ｖｔｈｎ≦−Ｖｔｈｐ・・・（１４）
上記（１４）式によれば、ソースフォロア部５０Ｂにおける第２のソースフォロア部５０ｄの動作可能な入力同相電圧レベルＶｉｃの下限値−Ｖｓｓ＋Ｖｔｈｎは、差動アンプ部４０の動作可能な入力同相電圧レベルＶｉｃの上限値−Ｖｔｈｐより小さいことがわかる。すなわち、第４の実施形態では、差動アンプ部４０とソースフォロア部５０Ｂにおける第２のソースフォロア部５０ｄとが同時に動作する入力同相電圧領域が存在し、入力レール・ツー・レール動作が行われることがわかる。

このように、第６の実施形態の信号変換回路３０Ｂでも、差動アンプ部４０とソースフォロア部５０Ｂとを備えているので、第１の入力端子３１及び第２の入力端子３２に入力される差動電圧信号の電圧レベルに応じて、差動アンプ部４０のみ、差動アンプ部４０とソースフォロア部５０Ｂの両方、ソースフォロア部５０Ｂのみ、のいずれかのモードで動作することができる。また、第６の実施形態の信号変換回路３０Ｂでも、ソースフォロア部５０Ｂにおける第１のソースフォロア部５０ｃが、第３のＰＭＯＳトランジスタ５３及び第４のＰＭＯＳトランジスタ５５を備えているので、これらのトランジスタの作用によって正転増幅を強め、正転増幅利得を増加することができる。したがって、第６の実施形態の信号変換回路３０Ｂでも、第５の実施形態と同様の利点を得ることができる。

更に、第６の実施形態の信号変換回路３０Ｂによれば、第３のＮＭＯＳトランジスタ５６、第４のＮＭＯＳトランジスタ５７、第５のＰＭＯＳトランジスタ５８及び第６のＰＭＯＳトランジスタ５９から構成される第２のソースフォロア５０ｄを備えているので、低消費電力化に伴う低電源電圧化及び温度変動に起因して、差動アンプ部４０とソースフォロア部５０Ｂにおける第１のソースフォロア部５０ｃとが同時に動作する入力同相電圧領域が存在しなくても、差動アンプ部４０とソースフォロア部５０Ｂにおける第２のソースフォロア部５０ｄとが同時に動作する入力同相電圧領域が存在する。したがって、第６の実施形態の信号変換回路３０Ｂによれば、入力レール・ツー・レール動作が可能である。

回路面積及び消費電流の低減、更に高速動作を要する用途に適用することができる。

Claims (6)

1. 第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、前記同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、
   一端が高電位側の電源に接続され、他端が前記第１の出力端子に接続された第１の抵抗器と、
   一端が前記高電位側の電源に接続され、他端が前記第２の出力端子に接続された第２の抵抗器と、
   前記第１の出力端子に接続されたドレイン電極と、前記第２の入力端子に接続されたゲート電極と、ソース電極と、を有する第１のＮＭＯＳトランジスタと、
   前記第２の出力端子に接続されたドレイン電極と、前記第１の入力端子に接続されたゲート電極と、ソース電極と、を有する第２のＮＭＯＳトランジスタと、
   前記第１の出力端子に接続されたソース電極と、前記第１の入力端子に接続されたゲート電極と、低電位側の電源に接続されたドレイン電極と、を有する第１のＰＭＯＳトランジスタと、
   前記第２の出力端子に接続されたソース電極と、前記第２の入力端子に接続されたゲート電極と、前記低電位側の電源に接続されたドレイン電極と、を有する第２のＰＭＯＳトランジスタと、
   前記第１のＮＭＯＳトランジスタのソース電極及び前記第２のＮＭＯＳトランジスタのソース電極と前記低電位側の電源との間に設けられ、一定電流を発生する電流源と、
   を備えることを特徴とする信号変換回路。
2. 第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、前記同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、
   一端が低電位側の電源に接続され、他端が前記第１の出力端子に接続された第１の抵抗器と、
   一端が前記低電位側の電源に接続され、他端が前記第２の出力端子に接続された第２の抵抗器と、
   前記第１の出力端子に接続されたドレイン電極と、前記第２の入力端子に接続されたゲート電極と、ソース電極と、を有する第１のＰＭＯＳトランジスタと、
   前記第２の出力端子に接続されたドレイン電極と、前記第１の入力端子に接続されたゲート電極と、ソース電極と、を有する第２のＰＭＯＳトランジスタと、
   前記第１の出力端子に接続されたソース電極と、前記第１の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第１のＮＭＯＳトランジスタと、
   前記第２の出力端子に接続されたソース電極と、前記第２の入力端子に接続されたゲート電極と、前記高電位側の電源に接続されたドレイン電極と、を有する第２のＮＭＯＳトランジスタと、
   前記第１のＰＭＯＳトランジスタのソース電極及び前記第２のＰＭＯＳトランジスタのソース電極と前記高電位側の電源との間に設けられ、一定電流を発生する電流源と、
   を備えることを特徴とする信号変換回路。
3. 第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、前記同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、
   一端が高電位側の電源に接続され、他端が前記第１の出力端子に接続された第１の抵抗器と、
   一端が前記高電位側の電源に接続され、他端が前記第２の出力端子に接続された第２の抵抗器と、
   前記第１の出力端子に接続されたドレイン電極と、前記第２の入力端子に接続されたゲート電極と、ソース電極と、を有する第１のＮＭＯＳトランジスタと、
   前記第２の出力端子に接続されたドレイン電極と、前記第１の入力端子に接続されたゲート電極と、ソース電極と、を有する第２のＮＭＯＳトランジスタと、
   前記第１の出力端子に接続されたドレイン電極と、第１のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第３のＮＭＯＳトランジスタと、
   前記第２の出力端子に接続されたドレイン電極と、前記第１のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第４のＮＭＯＳトランジスタと、
   前記第３のＮＭＯＳトランジスタの前記ソース電極に接続されたソース電極と、前記第１の入力端子に接続されたゲート電極と、低電位側の電源に接続されたドレイン電極と、を有する第１のＰＭＯＳトランジスタと、
   前記第４のＮＭＯＳトランジスタの前記ソース電極に接続されたソース電極と、前記第２の入力端子に接続されたゲート電極と、前記低電位側の電源に接続されたドレイン電極と、を有する第２のＰＭＯＳトランジスタと、
   前記第１のＮＭＯＳトランジスタのソース電極及び前記第２のＮＭＯＳトランジスタのソース電極と前記低電位側の電源との間に設けられ、一定電流を発生する電流源と、
   を備えることを特徴とする信号変換回路。
4. 前記第１の出力端子に接続されたソース電極と、前記第１の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第３のＰＭＯＳトランジスタと、
   前記第２の出力端子に接続されたソース電極と、前記第２の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第４のＰＭＯＳトランジスタと、
   前記第３のＰＭＯＳトランジスタの前記ドレイン電極に接続されたドレイン電極と、第２のバイアス電圧が入力されたゲート電極と、前記低電位側の電源に接続されたソース電極と、を有する第５のＮＭＯＳトランジスタと、
   前記第４のＰＭＯＳトランジスタの前記ドレイン電極に接続されたドレイン電極と、前記第２のバイアス電圧が入力されたゲート電極と、前記低電位側の電源に接続されたソース電極と、を有する第６のＮＭＯＳトランジスタと、
   を更に備えることを特徴とする請求項３に記載の信号変換回路。
5. 第１の入力端子及び第２の入力端子に差動電圧信号を入力し、この差動電圧信号の同相電圧レベルを変換して、前記同相電圧レベルが変換された差動電圧信号を第１の出力端子及び第２の出力端子から出力する信号変換回路であって、
   一端が低電位側の電源に接続され、他端が前記第１の出力端子に接続された第１の抵抗器と、
   一端が前記低電位側の電源に接続され、他端が前記第２の出力端子に接続された第２の抵抗器と、
   前記第１の出力端子に接続されたドレイン電極と、前記第２の入力端子に接続されたゲート電極と、ソース電極と、を有する第１のＰＭＯＳトランジスタと、
   前記第２の出力端子に接続されたドレイン電極と、前記第１の入力端子に接続されたゲート電極と、ソース電極と、を有する第２のＰＭＯＳトランジスタと、
   前記第１の出力端子に接続されたドレイン電極と、第１のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第３のＰＭＯＳトランジスタと、
   前記第２の出力端子に接続されたドレイン電極と、前記第１のバイアス電圧が入力されたゲート電極と、ソース電極と、を有する第４のＰＭＯＳトランジスタと、
   前記第３のＰＭＯＳトランジスタの前記ソース電極に接続されたソース電極と、前記第１の入力端子に接続されたゲート電極と、高電位側の電源に接続されたドレイン電極と、を有する第１のＮＭＯＳトランジスタと、
   前記第４のＰＭＯＳトランジスタの前記ソース電極に接続されたソース電極と、前記第２の入力端子に接続されたゲート電極と、前記高電位側の電源に接続されたドレイン電極と、を有する第２のＮＭＯＳトランジスタと、
   前記第１のＰＭＯＳトランジスタのソース電極及び前記第２のＰＭＯＳトランジスタのソース電極と前記高電位側の電源との間に設けられ、一定電流を発生する電流源と、
   を備えることを特徴とする信号変換回路。
6. 前記第１の出力端子に接続されたソース電極と、前記第１の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第３のＮＭＯＳトランジスタと、
   前記第２の出力端子に接続されたソース電極と、前記第２の入力端子に接続されたゲート電極と、ドレイン電極と、を有する第４のＮＭＯＳトランジスタと、
   前記第３のＮＭＯＳトランジスタの前記ドレイン電極に接続されたドレイン電極と、第２のバイアス電圧が入力されたゲート電極と、前記高電位側の電源に接続されたソース電極と、を有する第５のＰＭＯＳトランジスタと、
   前記第４のＮＭＯＳトランジスタの前記ドレイン電極に接続されたドレイン電極と、前記第２のバイアス電圧が入力されたゲート電極と、前記高電位側の電源に接続されたソース電極と、を有する第６のＰＭＯＳトランジスタと、
   を更に備えることを特徴とする請求項５に記載の信号変換回路。

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